在弹载成像末制导系统中,需要快速地对图像进行目标检测、分割、连通域标记等处理。然而实时采集的序列图像包含的数据量非常大,采用传统运算方式进行连通域标记耗时较长,会严重影响后续目标跟踪识别等任务的实时性。因此,采用硬件加速模块完成连通域标记对解决系统瓶颈问题具有重要意义。本课题研究面向末制导应用的连通域标记算法的硬件加速技术。针对传统硬件电路设计效率不高,难于获得最优设计的问题,本文采用基于高层综合的方法进行连通域标记算法的硬件加速。其具体研究内容如下:针对大多快速连通域标记算法在通用平台上性能良好,而在弹载末制导系统下表现不佳,无法满足实时性要求的问题。本文通过对不同连通域标记算法特点的分析,提出了一种利用两层树结构进行等价标号处理的二次扫描连通域标记算法。该算法具有较好的并行结构和流水处理结构,适合进行硬件加速实现。仿真结果表明,采用两层树的等价处理结构较三层树的等价标号处理结构效率要高。针对传统硬件电路设计存在的问题:涉及很多手工步骤,非常耗时,导致系统开发周期长;设计修改困难,容易导致非最优的设计;系统设计域与硬件设计域存在的鸿沟使得电路功能出现较大变数;本文采用基于高层综合工具的方法进行硬件电路设计,通过对高层综合工具Catapult C的研究,总结了如何编写可综合的C/C++代码以生成目标RTL代码的相关设计规范。对提出的连通域标记算法进行了C综合,并对生成的RTL代码进行了时序仿真及逻辑综合,验证了算法转化前后实现的功能一致。综合结果表明,该硬件电路消耗的逻辑资源较少,能够满足实时处理的要求。针对如何将连通域标记算法更好地映射到硬件的问题,通过对高级综合优化技术的研究,对算法——硬件映射设计空间进行了探索,采用减少存储器的读取次数,流水处理以及数组映射方式优化等措施,实现了设计的优化,对生成的RTL代码进行了时序仿真及逻辑综合,实验结果表明,经过优化,该硬件电路的延时减小,综合后的最高时钟频率由100MHz上升到133MHz,设计性能得到进一步的提升。