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静电放电是指携带静电荷的物体在相互接触时电荷发生转移的放电现象,会产生瞬态的高压和大电流。随着半导体特征尺寸越来越小和集成电路规模不断扩大,半导体器件对ESD事件的抵抗力逐渐减弱,ESD事件造成的芯片失效和良率降低等问题也得到了越来越多人的关注。这种情况下,集成电路的ESD保护网络设计成为芯片开发过程中必不可少的环节。本文的研究内容主要集中于全芯片ESD防护方案设计。首先,介绍了ESD保护领域的理论知识,包括ESD设计窗口的计算方法、基础ESD器件的工作原理、全芯片ESD防护网络的设计策略等。随后基于0.18μm BCD工艺,对集成电路的ESD防护设计进行了详细的介绍,主要涉及到ESD保护器件的设计和全芯片ESD防护方案设计两个部分。在ESD保护器件设计中,本文主要研究了降低GGNMOS触发电压的各种方法,包括增加ESD层、使用栅极电阻等。还利用GGNMOS和PMLSCR设计出了适用于高压电路的堆叠器件,验证了堆叠器件的触发电压和维持电压可以随堆叠单元个数的增加而成倍的增大,解决了高压防护领域中ESD器件触发电压较低、易发生闩锁的问题。对于高压双向端口的ESD防护,使用了工艺提供的LDNMOS设计了背靠背器件,又在该工艺上提出了一种新型的基于嵌入式可控硅的LDNMOS(LDNMOS_SCR)结构设计的双向器件,通过拉大器件尺寸、分割器件发射极等方式提高了器件的维持电压,并通过增加栅极电阻达到降低器件触发电压的目的。该器件两个方向都具有回滞特性,能够对同时存在正电压和负电压输入的芯片端口进行ESD保护。在全芯片ESD防护设计部分,本文针对具有多种不同电源输入的混合电源电路的防护设计,从分析0.18μm BCD工艺的PCM参数着手,计算出各个端口之间的ESD设计窗口,并以此设计了专门的ESD防护方案,确保任意两个端口之间都有可靠的ESD泄放路径。最后将满足要求的ESD器件接入电路中,对全芯片设计方案进行流片及测试分析,验证方案能否达到8KV保护能力的设计要求。对测试未通过的端口进行失效分析和改进,最终得到可靠的全芯片ESD防护方案。