随着集成电路制作工艺的不断发展和半导体尺寸的日益缩小，存储器的密度越来越大。随着存储器密度和复杂度的快速增长，存储器发生故障的概率越来越高，故障种类也越来越多，这使得存储器的故障检测面临着巨大的挑战。为了能够检测到更多的故障类型，存储器故障检测算法越来越复杂，检测时间越来越长，检测成本越来越大。另外，过去绝大部分检测方法都是针对嵌入式存储器而设计的内建自测试技术。内建自测试技术是在芯片电路内部建立测试控制结构，通过硬件功能对嵌入式存储器进行全面的检测。这种方法更适用于嵌入式存储器的故障检测，并不适用于PC机。在日常生活中，PC机存储器经常发生故障。为了满足PC机存储器故障检测的需求，准确而快速的PC机存储器故障检测方法显得尤为重要。　　 针对以上问题，本文提出了两种适用于PC机内存检测的快速检测方案。　　 第一种方案：是利用Cache加快内存检测速度的方案。论文详细分析了Cache对内存故障检测的影响，得出结论:对于单操作March单元可以使用Cache来加快算法的检测速度。文章分析了MATS+、March X算法和Cache原理，提出了March Cache算法。实验结果表明:与其他复杂的March类算法相比，该算法牺牲了部分耦合故障，但大大减少了内存检测时间。其故障覆盖率不低于MATS+和March X算法，检测速度比MATS+算法提高了4.3倍，比March X算法提高了6.0倍。　　 第二种方案：是结合硬件特征的并行内存故障检测方案。该方案包含两种并行内存检测方法:一个是根据DDR2的结构和工作原理而设计的芯片级并行，可以并行检测一个DDR2内部的多个内存芯片;另一个是根据访存控制器的结构和工作原理而设计的访存控制器级并行，可以并行检测多个DDR2内存条。实验结果表明:对于芯片级并行，访存带宽越大（即并行检测的芯片个数越多）并行检测效果越好，从一个芯片到并行检测8个芯片，内存的检测时间几乎是呈线性递减的。对于访存控制器级并行，访存控制器数量越多并行检测效果越好，从一个LMC到2个LMC，内存的检测时间几乎减少了一倍。　　 经过大量的实验表明，本文提出的这两种内存检测方案不仅可以成倍地提高各种算法的检测速度，而且非常适合PC机内存故障检测。