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随着VLSI工艺深入到纳米量级,MOSFET的沟道长度、宽度、结深、氧化层厚度等参数不断减小,而电源电压降低的速度则小于MOSFET尺寸缩小的速度,进而器件热载流于注入效应变得越来越严重。近年来,科研人员提出了电路设计领域的新概念——可靠性设计,即在电路设计时就考虑可靠性对电路性能的影响,通过精确的表征器件性能退化趋势的可靠性模型,对设计电路进行可靠性分析和仿真,评估所设计电路的性能衰变趋势,进而优化设计,降低成本。而目前业界的可靠性物理模型主要用于器件寿命评估,无法表征在热载流子退化过程中器件电学性能参数随时间的精确变化趋势。本文在MOSFET可靠性仿真解决方案MOSRA的基础上,提出了一个新的基于SPICE PSP的可靠性模型,用于描述40nm MOSFET在HCI退化过程中电学性能随着使用时间的变化。研究中设计并制备了40nmLL工艺的1.1V nMOSFET,采用Aglient4156c测试系统、Cascade S300探针台和MBP参数提取软件进行器件可靠性数据采集和仿真,通过对3种不同应力电压下的加速测试、参数提取及模拟仿真,得到了基于PSP模型的可尺寸扩展(Scaling)的可靠性模型。通过分析MOSRA模型中参数的物理意义,并与测试数据相比对,本文选定了4个HCI效应中与尺寸相关的参数,其中与阈值电压随时间漂移关联的参数为：HN、LTHCIO,与迁移率随时间漂移相关的参数为：HK、LUHCIO,并对它们进行时间和尺寸调制因子的拟合,然后将新模型的公式以子电路和调用参数的形式加入到MOSRA模型卡中,再以模型卡的形式嵌入到初始SPICE PSP模型中。将新模型的仿真器设置为HSPICE进行仿真验证,发现它与HCI加速测试下的数据有较好的吻合。研究中所有尺寸MOSFET器件的模型和测试数据误差在对应阈值电压Vth时小于3%,对应Idlin和Idsat时小于5%。这表明该模型可用于预测器件的时域电学特性,对于VLSI器件及电路的设计有指导意义。本论文受国家科技部重大专项(核高基)“45nm成套产品工艺及IP-1”(2009ZX02023-2-1)子课题资助。