LTE-A作为LTE的持续演进技术，将提供上行500Mbps、下行1Gbps的更高的峰值速率。为保证系统达到协议标准规定的峰值速率，同时降低软件对基带芯片的资源占用，确保基带芯片处理能力，必须对物理层上下行链路中大部分数据处理模块进行硬化。LTE-A中Turbo码作为信道编译码方式，也必须进行硬化。　　 本文首先针对LTE-A上下行链路模型重点分析了LTE-A信道编译码在链路中的位置。然后通过Turbo编码原理的分析，介绍了LTE-A Turbo编码器的结构以及与其相对应的译码架构。　　 其次，通过对当前主流的Turbo译码算法介绍以及性能分析，主要包括MAP算法、Max-Log-MAP算法、Log-MAP算法以及SOVA算法，提出从性能和硬件实现的可行性出发，针对RADIX4-Log-MAP算法提出了一种优化方案，以适合于LTE-A基带芯片中的硬化。　　 再次，通过对LTE-A Turbo译码硬件加速器的详细设计以及性能评估，利用流水线设计、滑动窗等技术，采用改进后的RADIX4-Log-MAP算法，提高了LTE-A Turbo译码硬件加速器的效率及性能，并对设计的LTE-ATurbo译码硬件加速器进行了ASIC实现。　　 最后使用VMM方法学，采用随机验证的方法对设计的LTE-A Turbo译码硬件加速器进行功能验证，确保功能的正确性和完备性。通过仿真波形对其性能进行分析，与评估结果相比较，该LTE-A Turbo译码硬件加速器可以满足下行300Mbps(Category6)的速率要求，并且拥有较好的性能，在0.48ms内可以完成52个最大译码块数据的处理，符合LTE-A终端基带芯片的要求。