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随着IC技术的不断发展,工艺所能实现的最小线宽在不断减小。而通过小线宽工艺有可能实现整个通讯系统在单片上的集成。但是小线宽工艺在带来集成优势的同时增加了模拟电路的设计难度,尤其是高性能的ADC单元电路。为此本文针对小线宽工艺下的S/H电路进行了研究,在介绍S/H电路基本工作原理的基础上,讨论了低压工艺下实现高速高精度S/H电路所面临的挑战。并从S/H电路采样结构、采样开关结构、主体运放结构几个方面出发,基于0.18μm RF-CMOS工艺设计实现了10bit采样精度和100MS/s采样频率的S/H电路。首先,在介绍S/H电路基本工作原理的基础上分析了小线宽工艺下电源电压降低对S/H电路的影响:在最小噪声不变的情况下,电路的采样精度会随着电源电压的减小而降低;同时动态范围(DR)保持不变时,由运放带宽或摆率决定的建立时间都会随着电源电压的减小而增大,从而减小了采样时钟频率;而在工艺线宽、采样频率与采样精度恒定的情况下,功耗会随着电源电压的减小而增大;但是在深亚微米工艺中,当线宽足够小时,功耗会随着电源电压的减小而减小;另外,电源电压减小还会减小运放的输出摆幅和开关时间常数。然后,在介绍S/H电路性能参数的基础上对采用0.18μm RF-CMOS工艺设计的10bit 100MS/s S/H电路各单元电路参数进行了计算,并确定了各单元电路结构。其中重点考虑的参数有:受信噪比和开关时间常数限制的采样电容值和采样开关导通电阻值,运放的开环增益、单位增益带宽、摆率、输入管跨导及偏置电流。另外,针对两级结构的运放设计了高增益的共模反馈电路。最后,对设计的10bit 100MS/s S/H电路进行仿真得到:在1.8V电源电压下,当输入信号Vpp为1.6V时,在奈奎斯特频率内采样保持电路的无杂散动态范围(SFDR)为73.76dB。S/H电路输出信号的最大建立时间为3.7ns,而两级运放的开环增益、单位增益带宽、相位域度分别为91.5dB、715.7MHz、73.31°。