集成电路中半导体器件的尺寸依据摩尔定律的规律越来越小,而随着半导体器件尺寸的不断减小,会出现严重的Short Channel Effects (SCEs)短沟道效应和栅极泄漏电流急剧增大等不良后果,严重影响了器件的性能。为此,研究人员致力于探求一些新的办法,让器件尺寸能按照摩尔定律缩小的同时,又能改善和提高器件的性能。总的来说,对于Metal-Oxide-Semiconductor Field-Effect-Transistor (MOSFET)金属-氧化物-半导体晶体管而言,可以从栅/栅介质工程,沟道工程,源／漏工程,新型的器件结构等四个角度来改善和提高MOSFET器件的性能。但MOSFET在室温下,其Subthreshold Swing (SS)亚阈值摆幅的理论极限值为60mV/dec。该极限值严重制约了MOSFET器件的功耗和泄漏电流的持续降低。为此,研究人员另辟蹊径,探讨出与MOSFET器件完全不同工作原理的Tunnel Field-Effect-Transistor (TFET)隧穿场效应晶体管,该器件的SS可以低于60mV/dec,因而TFET器件可以广泛应用于各种低功耗的场合。文中以Double Doping Polysilicon Gate (DDPG) MOSFET双掺杂多晶硅栅场效应晶体管和Double Gate (DG) TFET双栅隧穿场效应晶体管为研究对象,对两种新型纳米器件进行了性能研究和建模。首先,研究了DDPG MOSFET器件的瞬态特性,运用小信号等效电路Non-Quasi Static (NQS):非准静态模型,分析了DDPG MOSFET器件的寄生参数,Y参数以及本征参数；针对于已有的MOSFET器件电势模型,由于栅氧化层区的一维处理导致模型计算结果不准确。因此,本文对DDPG MOSFET器件的栅氧化层区进行二维考虑,基于半解析法,建立了DDPG MOSFET器件的二维半解析电势模型。DDPG MOSFET器件二维半解析电势模型的大致步骤为：建立DDPG MOSFET器件的坐标系,根据器件栅结构的特点,对栅氧化层区和沟道耗尽层区进行分区,并同时列出各个区的泊松方程和边界条件,求解出各个区含有待定系数的二维电势的通解。为求解出这些待定系数,则需运用各个区域衔接处的边界条件,对所得的各个区二维电势方程两端做特征函数展开,便可以得出含有待定系数的矩阵方程,将求出的系数代回通解方程,即得出栅氧化层区和沟道耗尽层区的电势。结果表明：该模型求解出的栅氧化层区电势分布沿着沟道方向是非线性的,即对栅氧化层区进行二维处理,能很好的解决电场连续的通过不同介质的边界的问题。基于DDPG MOSFET器件的表面势模型,运用热电子发射理论和漂移-扩散理论,计算出DDPG MOSFET器件的亚阈值电流。对于DG TFET器件的建模,同样依据其工作原理,将半解析法运用到该器件的电势求解中出。基于DG TFET器件的电势模型,运用Kane’s求解出DG TFET器件的电流。由于DG TFET器件的隧穿结附近,存在着强电场,可能产生界面缺陷电荷。为此,文中分析了DG TFET器件的界面缺陷电荷效应,建立了含有移动电荷和界面缺陷电荷的DG TFET器件的电势模型,并求解了阈值电压。文中运用SILVACO软件,分别仿真了DDPG MOSFET器件的亚阈值电势、亚阈值电流、阈值电压以及DG TFET器件的电势、电流、阈值电压。并将软件仿真结果与模型计算结果进行了比对。结果表明,两种器件的模型都能很好的反映出各自器件的特性,并且精度比较高,运算量比较小,而且还避免了数值分析时各参数之间物理意义不够明确的不足。