人们对信息安全的关注推动了密码技术的发展和革新。Keeloq滚码加密技术由于每次发送的密文都不相同,因此能够抵御电磁截获攻击,保障加密过程的安全,这种高可靠性使得基于Keeloq算法的加密技术越来越受欢迎。但是,目前该算法主要以嵌入式软件的形式固化在单片机中,不可移植、执行速度较慢。本文针对Keeloq算法设计了一种基于FPGA的加解密应用系统并且在FPGA上验证该算法的性能,电路具有可移植、速度快、可靠性高等优点。在非线性函数的实现上,本文采用查找表方式,以此减少电路运算逻辑的硬件开销。根据算法的需要,文中设计了辅助模块,以协调加解密的实现。为确保算法的可靠性,我们借鉴软件测试的理论,主要以边界值、等价类划分、错误推导、逻辑覆盖、基本路径、循环测试、静态测试等7个方面为基础建立了较完整的测试用例并以此设计了测试激励。采用Altera CYCLONE IV系列FPGA对所设计的Keeloq加解密电路进行了实现,加解密电路消耗了682个逻辑单元,最高频率146.26MHz,与PIC16F88系列单片机软件实现的Keeloq算法相比速度上提高约7.3倍。仅改变16位同步计数值而测试的密文最小混淆率为34.4%,最大混淆率59.4%,平均混淆率48.1%,接近理想值50%。经FPGA验证和相关测试表明本文设计的Keeloq算法功能正确,满足设计要求。