集成电路技术的进步的历史就是半导体工艺节点推进的进程。从2016年的28nm到今年5nm芯片开始销售,数字集成芯片上的互连线的尺寸和彼此之间的距离继续减小,芯片内的互连线的层数也继续增加,并且电路运作的时钟频率持续增加。半导体工艺节点的不断减少为数字集成电路的后端物理设计带来了许多新问题。其中,闭时钟已成为面临的重要问题之一。就后端时序收敛问题而言,其中互连线对时序的影响变得越来越重要。当器件特征尺寸进入深亚微米级别之后,由于金属线间耦合电容所导致的串扰噪声与金属线自身的本征延时增加的原因,金属线延迟已经大于逻辑门延迟,并已变成影响电路总延迟的重要因素。所以为了能够达到高性能芯片的时序收敛需求,时序分析和互连线的改进具有重要的现实意义。随着芯片集成的功能不断增加,芯片面积的也持续增大,必然会出现大量的长距离连线,它们对时序收敛会造成很大的约束,尤其对于关键路径。集成电路中的全局总线指的就是芯片顶层的长度很长的总线。该类总线因为互连距离很长,信号的数量多,使其成为了整个芯片的时序收敛的关键之一。本文针对28nm工艺节点下的高性能处理器全局总线的延时进行研究。研究内容主要包括以下几点:1、研究分析数字集成芯片中的互连线分类、顶层长互连线的重要性,研究分析顶层长互连线延时的简单模型,分析插入缓冲器对线延的影响;分析互连线延时的另一重要来源串扰噪声,分析串扰的产生以及探讨减少串扰噪声可能的方案。2、根据要求设计出合理的电地网格,通过仿真验证电地网格满足约束,其中VDD(IR-drop)为3.02%,VSS(IR-drop)为3.6%,都低于要求的5%,设计完成的电地网络用于给芯片供电也作为后续实验的仿真环境。3、设计长线延时实验方案和实验步骤;进行实验采集相关数据总结出各个金属层与金属层宽度、布线密度等与延时的关系,得到M_XM_YM_Z各金属层的布线方案表格,得到通过插入缓冲器、添加屏蔽线对串扰延时、互连线本征延时的影响,实验得到的仿真数据主要用于指导芯片顶层的长线布线规划以及布线优化、指导全局工程师的全局布局规划,还可以给底层模块工程师更加精确的时序约束,减少底层模块综合的迭代次数。