神经网络是人工智能算法的一个重要分支,这种算法具有统一的结构,更换权值即可实现不同的任务,同时权值还可以通过自动的训练获得。这些特性使神经网络可以广泛应用在很多领域,如机器视觉、自然语言处理、加密解密等。但是神经网络具有运算消耗算力大的特点,因此构造一种可以高效处理神经网络算法的推理任务的加速器非常有必要。本文首先分析了卷积神经网络和神经网络加速器的基本理论,在此基础上对神经网络计算模型进行分析,包括需要实现的算子和算子规格。卷积神经网络中最关键同时也是出现频率最高的算子是卷积算子及其配套的激活函数,卷积算子的加速是本加速器设计的重点。在对卷积算子的分析中,明确了出现频率较高的几种卷积规格,卷积尺寸为1或3,步长为1或2。本文随后介绍了卷积加速器的架构,包括全并行架构、数据窗口复用、Systolic架构和矩阵实现架构。本设计使用矩阵实现架构,并在此基础上添加了对多精度计算的支持,本设计支持在半精度浮点数或8位定点数下执行神经网络的推理任务。为了实现多精度推理,本文介绍了低精度神经网络推理的实现方式和相关参数的获取方式。最后介绍了多精度运算器的设计,包括多精度乘法器和多精度加法器。然后,本文根据架构设计,详细设计了存储子系统和计算子系统。存储子系统负责对主存储器的管理和为计算子系统提供数据,主存储器由两个单口SRAM存储构成,交替负责内部数据提供和外部访问服务。在提供数据方面,存储子系统根据配置生成地址,取出数据,对数据进行复用,最终将数据保存在寄存器阵列中,提供给计算子系统。计算子系统根据配置,从主存储器中取出偏置和权值,配合寄存器阵列中的数据,完成矩阵乘法和激活函数的运算。最后本文对所有设计部件进行仿真测试,所有部件均达到预计效果,和桌面CPU（AMD R5-3500X）相比,同频率下运行时间最高缩短11.2倍,本次设计达到预计设计目标。本设计通过通道复用的存储方法,解决了不同数据类型运算的位宽冲突问题,通过统一存储的方式缓解了片上存储空间的浪费问题,通过详细的部件设计,实现输入输出数据同构,消除了回写带宽瓶颈。