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深纳米量级的工艺下,器件特征尺寸的减小对集成电路的可靠性设计提出了更高的要求。低电场下的负偏压温度不稳定(NBTI)效应已然成为影响电路性能的一项重要失效机制。对于数字电路中的逻辑器件而言,长期受到负偏压会导致器件的阈值电压发生10%以上的偏移,引起电路延迟时间的退化。当栅氧化层厚度降至3nm以下,NBTI效应更成为了限制电路寿命最主要的因素。因此,对数字逻辑电路中NBTI效应的影响研究迫在眉睫。本文基于优化的门级NBTI反应-扩散模型,对数字组合逻辑电路和时序逻辑电路受NBTI效应的影响进行了研究与分析,设计了考虑NBTI效应情况下电路延迟时间退化的系统性计算方法。主要工作和成果有：1.确立门级NBTI模型,计算NBTI效应影响下器件的阈值电压漂移量,并对数字逻辑电路中的各个逻辑门电路进行考虑阈值电压漂移的延迟退化仿真,并采用函数进行数据拟合,给出逻辑门电路延迟退化的基本计算方法。2.基于延迟时间的传递,提出考虑NBTI效应的数字逻辑门路径延迟退化计算思路,对由基本逻辑门串联而成的逻辑电路路径进行考虑NBTI效应的延迟退化分析。3.根据组合逻辑电路Verilog网表的语法特征,编写程序设计电路结构解析器,将组合逻辑电路的路径信息进行解析。设计逻辑电路NBTI退化分析器,计算整个组合逻辑电路所有路径由于NBTI效应导致的延迟退化,并以用户界面的形式呈现,提供对任意组合逻辑电路进行一键式路径解析分析、NBTI退化计算、关键路径识别、最大延迟计算的整套思路。4.对D触发器进行考虑阈值电压漂移的延迟退化仿真和数据拟合,将逻辑路径延迟退化计算的思路引入时序逻辑,提供计算NBTI效应对时序逻辑电路延迟退化影响的系统性方法。