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本文提出了一种新的可快速锁定的电荷泵锁相环(Charge Pump Phase Locked Loop,CPPLL)结构,并进行了电路设计和仿真验证。本文进行了CPPLL的稳定性、锁定时间和相位噪声等理论分析,给出了PLL的系统级设计方法。主要讨论了环路带宽和锁定时间的关系,确立了增大环路带宽以加速锁定的设计思路。设计中采用自顶向下的设计方法。首先,在Matlab Simulink环境下建立了快速锁定电荷泵锁相环模型并进行功能仿真；其次,使用Verilog-A编程语言进行了快速锁定电荷泵锁相环的建模和仿真分析,验证了快速锁定结构的可行性；最后,在Cadence Virtuoso环境中进行快速锁定电荷泵锁相环的电路设计,使用Spectre完成电路的原理图仿真,并进行了电路的版图设计和后仿真。本文的创新点为新的快速锁定电荷泵锁相环结构。在电路实现中,此结构使用了可变电荷泵和可变带宽环路滤波器,以实现动态环路带宽。当锁相环失锁时,电荷泵电流和滤波器带宽增大,以实现快速的捕获；在环路接近锁定时,电荷泵电流和滤波器带宽减小,以实现较优的相位噪声性能。本文还对不同的鉴频鉴相器和电荷泵结构进行了对比,在结构选取中进行了功耗、速度和面积的折中。本文的压控振荡器根据gm/ID方法和MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors,金属氧化物半导体场效应晶体管)处于不同反型层进行设计,此方法减小了MOSFETs的电流,降低了电路功耗。本文使用TSMC0.18μm工艺进行电路设计,电源电压为1.8V,电路仿真结果显示,快速锁定的电荷泵锁相环的锁定时间为4.29μs,整个环路的功耗约15mW,在1MHz频偏处,相位噪声为-9172dBc/Hz。与未使用快速锁定结构的参考锁相环相比,锁定时间减少了38.8%,同时保证了良好的相位噪声性能。