H.264是ITU-T和ISO/IEC共同成立的视频联合专家组在2003年发布的新一代视频压缩标准。H.264广泛应用在数字电视、视频通信、网络流媒体等方面。为了提高压缩效率,H.264采用了帧内预测、整数变换等新的编码技术。帧内预测是H.264解码器的重要组成部分,计算过程复杂、数据量庞大；变换系数解码是解码过程中使用较频繁、耗时较多的模块之一。如何采用合理的帧内预测结构、设计快速有效的变换系数解码单元成为相关研究的重点内容。由于H.264解码系统比较复杂、运算量较大,软件实现难以满足高分辨率下实时解码要求,因而本文采用硬件设计实现帧内预测和变换系数解码模块,并对H.264解码器SoC系统进行FPGA原型实现。本文通过分析帧内4×4预测和帧内8×8预测模式的相似性,设计了一个通用4×4块预测单元；帧内预测的4种预测类型都含有DC预测模式,且预测模式计算过程相似,本文设计了一个可复用的DC预测单元；针对帧内16×16预测和色度预测plane模式计算过程的相似性,设计了一个可复用plane预测单元。由于帧内预测解码过程中不存在并行预测,因此不同的预测类型分时复用同一个预测单元,有效提高了硬件资源利用率。针对帧内8×8预测参考像素滤波过程,本文设计了5像素并行处理的滤波结构,有效加快了参考像素滤波过程。根据解码器中4种类型反变换的特点,本文采用蝶形快速算法设计了一个可复用8点变换单元,大大减少了电路规模,提高了解码效率。最后在StarFire-V340系列FPGA原型验证电路板上完成了H.264视频解码器的FPGA原型实现。实现结果显示,H.264解码器可以稳定地在100MHZ系统频率下实现720P30pfs实时解码。