【摘 要】
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当今集成电路发展到纳米级工艺，芯片集成度和时钟频率的大幅提高使得功耗成为集成电路设计中日益突出的问题，低功耗技术已成为集成电路设计中一个重要的研究方向。本文在分析CM
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当今集成电路发展到纳米级工艺，芯片集成度和时钟频率的大幅提高使得功耗成为集成电路设计中日益突出的问题，低功耗技术已成为集成电路设计中一个重要的研究方向。本文在分析CMOS电路功耗构成的基础上，研究了近年来物理设计中常用的低功耗策略，以65nm工艺高性能DSP YHFT-DX为研究对象，重点实现了门控时钟插入、时钟网络结构优化以及多阈值电压单元替换等低功耗技术。本文首先研究了芯片中门控时钟的实现方法，并通过对最大扇出和最小位宽的合理约束，减少了设计中插入门控单元数量，进一步降低了芯片的动态功耗。然后，研究了时钟树综合中约束参数，通过对缓冲器、扇出和级数等方面控制，优化了时钟树结构，减小时钟网络上的功耗损失。最后，基于设计中延迟路径不平衡和多阈值电压的特点，采用了多阈值电压技术降低芯片漏电功耗，并针对传统多阈值电压实现方法中面积过大的问题，提出了一种以优化漏电功耗以及面积为目标的HAM改进实现方法，进一步降低了芯片的漏电功耗。实验结果表明，采用门控时钟技术，芯片的动态功耗降低了25.2%，而在权衡扇出和宽度参数后，门控时钟单元数相对于之前减少了63个，动态功耗的降低幅度由25.2%增加到27.4%；采用多阈值电压技术的HAM实现方法，设计中高阈值单元使用率达到了71.77%，漏电功耗降低了19.49%。
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