随着FPGA在各重要领域中越来越多的应用以及其复杂度和重要性的提高,使用硬件描述语言(HDL)来进行电路设计已经成为一种趋势。因此HDL代码的质量对系统安全性的影响变得越来越显著,也就使其可靠性问题越来越突出。如今,如何保障构成FPGA设计安全性重要环节之一的HDL代码的质量,快速高效地在日益复杂的HDL代码中发现潜在的问题缺陷已经成为重点研究的课题。因为FPGA的结构和开发方式与软件系统类似,HDL的语法和失效机理也与软件语言相似,所以,可以使用成熟的软件测试理论与方法对HDL代码进行内部逻辑测试。本文通过对相关的软件测试理论与方法进行研究,并根据FPGA系统和Verilog HDL的特点,对其进行修改与适用,提出了一种以静态结构分析与权重计算为基础的测试方法。该方法通过对代码内部变量及程序路径进行词法分析与条件规约提取,得出代码内部的相关信息,并通过提出的主客观综合的权重分析法对提取出的变量进行权重赋予。通过计算出的权重系数,可以合理地确定对代码中的哪些程序路径(中间变量)进行着重检测,提高了测试的效率。同时根据提取的相关信息与权重系数,可以指导具有代表性、针对性的测试用例输入数据的设计,并有助于实现测试用例输入数据的降维及代码错误快速定位。文章最后对实例代码的测试试验,验证了该测试方法对组合逻辑电路的可行性与有效性。