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Reed-Solomon(RS)码是一类具有优异纠错性能的差错控制编码,现已被广泛用于数字传输和数字存储系统等领域中。RS码译码算法主要包括硬判决译码和软判决译码两种。软判决译码通过利用信道中的可靠度信息,能获得比硬判决译码更高的编码增益。在现有的软判决译码算法中,low-complexity Chase(LCC)译码算法最为有效,且和其他译码算法具有相同甚至更好的译码性能。因此,许多研究者都致力于研究LCC译码算法。LCC译码算法通常采用一个复杂的插值模块,虽然已有不少方法来减少插值的复杂度,但其一直是LCC译码器速度和复杂度的瓶颈。除了采用插值方法,LCC软判决译码也可以基于硬判决来实现,这种方法不仅能减少复杂度和延迟,且能保持和基于插值的LCC译码算法非常相近的译码性能。但是之前译码算法的硬件实现采用的是流水线结构,流水线结构的各流水线阶段的延迟是固定的,这会产生大量的空闲等待时间,从而导致硬件利用效率降低。本文提出了一种新型串行结构的译码器来减小空闲等待时间。为了提高译码器的速度,且使各模块能以最佳的方式协调工作,译码器中的一些子模块分别采用合适的多度并行电路结构设计。此外,通过更改算法和电路结构,采用一个新型的子模块来在不同的时间段实现校验子计算、多项式选择、钱搜索和福尼算法这四种功能,从而大大降低译码器的复杂度。另外,本文介绍了一种新型的共享子式消除算法,可有效地去除常数乘法器和全变量乘法器中的冗余计算,进一步降低译码器的复杂度。本文采用C语言对不同译码算法的纠错性能进行仿真,采用Verilog HDL语言对此新型串行译码器建模,使用Modelsim仿真工具对Verilog代码进行功能仿真。在SMIC 0.13μm工艺下,采用Design Complier工具进行综合,采用Prime Time PX进行功耗分析,结果显示译码器的面积约为0.47mm2,功耗约为0.025W;同时采用ISE软件进行FPGA验证分析。从分析结果可知,此串行软判决译码器相比于已报道的软判决译码器具有更高的速度和较小的硬件复杂度,从而更为高效。