随着集成电路制造技术的快速发展,系统芯片(SOC)逐渐成为现实。SOC将一个完整的系统集成在单个芯片上,从而缩小了系统的体积;SOC采用基于IP核的设计方法,从而缩短了设计周期,降低了芯片成本。但是IP核测试复用以及芯片级测试遇到了新的挑战,SOC的测试结构研究也成为业界的焦点。　　SOC测试结构设计的关键是测试环(Wrapper),它不仅实现核与核之间的测试隔离,而且还为核提供测试数据的传送通道。本文结合IEEE P1500测试环和TestShell测试环结构,改进并实现了一种可行的测试环实现方案。其中,测试环结构采用TestRail测试访问机制(TAM),节省硬件面积开销;测试环单元采用本文提出的一种改进型测试环单元结构。设计了一种芯片级测试控制器,利用JTAG的测试控制器输出测试环所需的控制信号,实现SOC内部多核串行或并行测试。针对测试结构规划,本文对Wrapper以及TAM进行了优化设计。采用最先拟合递减(FFD)算法实现Wrapper优化,利用模拟退火(SA)算法解决TAM总线指定问题。　　验证结果表明,测试环结构在芯片级测试控制器的控制下,能很好实现IP核测试需要的测试功能。最后用ITC’02 SOC测试基准电路进行算法验证,验证表明优化效果良好,能有效降低SOC测试时间。