自Turbo码1993年被提出后,由于其逼近Shannon信道容量极限的优异性能,迅速成为信息论与编码领域的研究热点。与一般的二进制Turbo码相比,双二进制Turbo码具有编码效率高、纠错能力强、译码延迟小等优势。目前,双二进制Turbo码已被大量地应用于无线通信系统中。本文主要研究双二进制Turbo码的译码算法和FPGA实现。论文首先介绍了双二进制Turbo码的编译码原理及结构,并对译码算法进行了推导和简化,便于硬件实现中降低复杂度和提高吞吐率。接着分析了影响性能的几个关键要素,在软件环境软件下对不同参数的双二进制Turbo码进行了仿真,并对仿真数据进行了分析。然后在硬件实现方面,根据双二进制Turbo码的特性,对译码算法进行了分析、改进,使用了基于软输入软输出的滑动窗口增强型Max-Log-Map迭代译码算法,降低了译码时延和硬件中的资源消耗。在硬件方案设计中采用了模块化的思想,针对译码中窗口同步控制较为复杂的问题,采用了两级模式,使得子模块之间的关系更为简单,整个译码系统更易于调试。在设计和实现各子模块时,综合考虑硬件实现复杂度、吞吐率以及时延,努力提高模块的通用性并降低运算的复杂度。最后在实际的硬件平台上进行验证,得到了理想的结果。