与专用集成电路比较而言,FPGA所具备的灵活可编程性使其具有设计周期短,一次性费用低以及上市时间快等优点。正是这些优点,使得FPGA正被逐渐应用在以往由专用集成电路主导的场合。随着半导体工艺的快速发展,现代FPGA中包含许多新型的逻辑单元以及更加复杂的互连结构,导致FPGA CAD工具的难度大大增加。本文集中研究FPGA CAD流程中的后端流程,包括提出统一的后端框架,支持异质结构逻辑单元的改进布局算法,灵活快速的布线资源图构建算法,以及用于FPGA的抗辐射性能模拟系统。根据不同的优化目标,后端流程可被划分为时序驱动,功耗驱动以及抗辐射驱动等不同类型的流程。为了评估某一给定算法的效率和质量,例如评估布线资源图构建算法或者评估时序分析算法,后端流程中的某些模块,特别是可以共享的模块需具备灵活的可替换性。因此,本文提出了统一的后端流程框架以提高流程的灵活性和可维护性。最新版本的VPR并没有对异质结构的逻辑单元布局提供完备的支持。本文通过为每一个逻辑单元抽象建模为交换对象并定义一系列巧妙的规则以实现异质结构逻辑单元之间的交换。尤其对于进位链,本文提出了专用的数据结构以及对应的算法以进一步提高布局算法的运行效率。布线资源图是布线模块的关键。因此,本文提出了新型的布线资源图构建算法,以支持现代FPGA中的新型互连资源。同时,本文利用多线程技术对构建算法进行并发加速,使其相比单线程版本平均缩短约60%的运行时间。利用上述统一流程框架以及算法改进VPR时序驱动布局布线并在ITC’99测试基准电路上进行实验。实验结果表明相比非时序驱动流程,改进后的时序驱动流程能平均提高约16.30%的时序性能。最后本文提出了一种与具体硬件结构无关、基于权重的错误注入模型,用于准确模拟基于SRAM的FPGA抗辐射性能；同时提出了基于JTAG边界扫描技术和动态局部重配置的错误注入模拟平台。实验结果证明结合二者的错误注入系统不但具有良好的通用性,而且能更准确更高效地进行模拟,同时成本更低。