多核处理器芯片由同一个芯片内的多个处理器核组成,因此处理器核之间的通信机制直接关系到片上多核处理器的性能,高效的通信机制是高性能片上多核处理器的重要保障。因此,片上多核处理器的设计关键就在于片上互连结构的设计。基于路由和分组交换技术的NoC架构很好解决了处理器核之间的通信问题。随着基于NoC的多核处理器硬件设计规模和复杂度不断增加,以及外设接口要求越来越丰富,验证和测试在整个系统芯片设计流程中扮演了越来越重要的角色,而基于FPGA的原型验证因其速度快、直接与实际硬件环境相连、价格低廉(相对于硬件仿真器和流片而言)等优点,成为了主流的验证技术之一。另外,单片FGPA的硬件资源并不能满足论文所在课题组设计的基于NoC的多核处理器原型需求。因此,论文在对多FPGA网络结构进行分析的基础上,并结合项目的具体需求,综合考虑多种因素,提出了适合于NoC多核处理器原型芯片的多FPGA全互联网络结构解决方案。最后,完成了NoC多核处理器原型验证平台的FPGA开发板方案设计实现。该开发板以四片FPGA芯片为核心,配有丰富的应用接口和测试接口,能够为FPGA硬件设计人员提供足够多的硬件资源,从而验证和实现基于NoC的多核处理器原型芯片设计。最后,论文介绍了作者所在课题组自主设计的一款层次化异构多核NoC多处理器原型芯片。首先介绍该芯片的硬件架构及其特征,并着重介绍其中关键运算部件—运算簇的架构；然后介绍系统所采用的并行化软件方案及其优势；最后给出该系统相关性能参数,并结合一个实际开发的原型演示系统,说明该系统的实用性。由于该系统整体集成到本文设计的PCB板上,由板上集成的四块FPGA芯片完成各类算法的数据接收、处理及最终的发送过程,所以很好证明了本文设计的开发平台在具体应用中的可行性。