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在数据传输领域,数模转换器ADC与现场可编程门阵列FPGA之间的数据接口一直是一项工程挑战。随着数模转换器采样率和分辨率不断提高,新型JESD204B接口因为其传输速率快,接口数少,方便布线的优点逐步取代传统的CMOS和LVDS接口。JESD204B中关键模拟部分锁相环的设计是JESD204B中的一大设计难点。锁相环输出时钟信号为JESD204B发送端的串行发送器和接收端的时钟数据恢复电路提供时钟,低抖动的时钟会为JESD204B的发送端和接收端提供足够的裕度,所以时钟质量的好坏将直接影响整个JESD204B的设计难度,是保证JESD204B稳定工作的关键。对于JESD204B这种有着高速时钟的接口电路,电磁干扰所引起的问题也不容忽视,它会干扰通信数据的正常传输,甚至导致数据错误。为了防止电磁干扰(EMI),人们提出了许多方法,如对电路进行屏蔽、分隔、过滤以及时钟展频。相比于屏蔽等方法,时钟展频是从源头处解决EMI问题,同时时钟展频可以降低开发成本和风险,更加灵活,更适合商业需求。本文提出了一款输出频率10GHz的锁相环应用于10Gbps速率的JESD204B接口。锁相环基于经典的Ⅱ型电荷泵锁相环进行设计,包含模拟部分鉴频鉴相器、电荷泵、滤波器、压控振荡器、振荡器缓冲级、预分频器和数字部分小数分频器。分析了锁相环各个模块存在的一些非理想特性,并进行了优化,建立了锁相环数学模型和噪声模型来确定滤波器参数。其中模拟电路关键模块压控振荡器采用了伪差分二级环形振荡器结构,频率输出范围可达7GHz到12GHz,振荡器工作在10GHz时尾电流约为10mA。数字部分小数分频器采用相位延时补偿减小小数杂散,相位延时补偿关键模块相位插值器具有32级高线性分辨率,精度可达5%以内,保证了小数分频的精度。在小数分频的基础之上,设计了时钟展频功能以防止电磁干扰。展频时钟采用三角波对小数分频器瞬时分频比进行调制,调制频率31.5KHz,调制深度可配置,范围可达500ppm~7500ppm。本文所提出的锁相环采用的tsmc55nm1P7M标准CMOS工艺流片,锁相环面积0.088mm~2,整体功耗46.54mW,测试结果表明当JESD204B发送端发送10Gbps0101数据时,其RMS抖动为630fs,满足整个JESD204B的应用需求,在5000ppm的时钟展频下,能量抑制达19.9dB,能有效防止电磁干扰。