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随着数字集成电路工艺的快速发展,在芯片上信号的电压裕度越来越小,电路设计成本限制越来越大,再加之单片集成电路上数字部分的噪声影响,传统模拟电荷泵锁相环越来越难以适应当代无线通讯系统的要求。另外,在深亚微米CMOS工艺中,数字信号边沿检测的时域分辨率比模拟信号幅度检测的电压分辨率更加优越。在此技术背景下,设计灵活的、对数字电路噪声不太敏感的全数字锁相环(All digital phase-locked loop,ADPLL)成为了一大研究热点。传统ADPLL在搭建数控振荡器(Digital Controlled Oscillator,DCO)时一般采用的是模拟设计方式单独构建,虽然环路其余模块和传输信号都是数字模式工作,但对整个ADPLL的设计周期和工艺移植都会有很多限制。对此,本文提出了一种面向可综合的新型数控振荡器,通过引入此DCO,实现了整个锁相环电路的全数字化设计。使得ADPLL可以享受数字工艺尺寸进步带来的所有优势,提高了锁相环电路的可移植性,促进了ADPLL在集成电路芯片中的应用。针对振荡器,本文提出了一种面向综合的三级环振架构DCO,使用标准数字单元三态反相器做数控元件,利用级联二极管负载降低调频单元导通电流差,以提高DCO频率分辨率。由于创新性的引入了此DCO结构,致使ADPLL环路数控信号出现大幅缩小,容易发生溢出效应。对此,本文设计了一种两级数字环路滤波器,把传统环路滤波器分成两级结构,使得数控信号整数部分和分数部分具有不同的滤波特性和环路带宽。如此可加快环路锁定速度,提高锁定后信号的稳定性。与此同时,本文还设计了一种环路快速锁定频率检测控制器。在数字算法层面上,实时检测ADPLL输出信号,以快速捕获环路目标频率。成功捕获后,再调整DCO调谐工作模式,同时补偿数控信号相位差,以弥补模式切换产生的误差。通过引入频率检测控制器,极大的提高了环路锁定时间,仿真显示增幅在65%以上。本文基于0.18μm CMOS工艺,设计了一种工作频率在2.4GHz,面向综合的全数字锁相环。在1.8V电源电压下仿真表明:电路的锁定时间小于1μs,ADPLL输出频率调谐范围为2.2GHz~2.7GHz,输出信号周期抖动小于[email protected]。