论文部分内容阅读
近年来，随着5G移动通信、高精度仪器仪表等领域的发展，对高精度超高速模数转换器(Analog-to-Digital Converter,ADC)的需求也日益增加。单通道ADC的采样率已经很难随集成电路工艺进步得到快速的提升，能够有效提高ADC采样率的时域交织技术被广泛的用来解决这个问题。时域交织技术利用多相时钟控制多个并行的通道交替工作，从而在保证精度的同时成倍的提高了采样率，成为了超高速ADC方向的必然技术。但是由于需要精确的采样控制时钟，所以还存在很多关键技术有待进一步突破。 时域交织技术对ADC速度的提高存在着与精度、功耗等的折衷，因此在实现超高速时域交织ADC时需要仔细设计以减小精度、功耗等的恶化。论文首先对单通道流水线ADC进行了优化设计，包括：采用跨导增强技术实现高增益宽带运算放大器，满足设计要求的同时降低了功耗；在传统栅压自举开关基础上，消除了采样管的体效应及寄生非线性二极管电容的影响，提高了自举开关的线性度；采用输入失调存储存储技术及两级预放大加锁存(Latch)的结构，实现了高速低失配的比较器。最终实现了12位500MSPS的单通道流水线ADC，基于TSMC65nm CMOS工艺，完成了电路设计和版图验证。单通道12位500MSPS流水线ADC的版图面积为0.65×1.15mm2，后仿真结果显示，在输入信号频率约为20MHz、摆幅为1.6V条件下，所完成单通道ADC的信号噪声失调比(Signal to Noise and Distortion Ratio,SNDR)为68.43dB，有效位数为11.07位。 论文详细分析了时域交织引入的非理想效应，包括失调电压失配、增益误差失配以及采样时间失配，系统介绍了相应的校正手段，并给出了本论文所采用的一种模拟域校正采样时间失配误差的方法以及用于混合域校正的数字可控延时单元。为了减小交织ADC对前级驱动的大负载效应及耦合效应，提出了一种优化的输入缓冲器(Buffer)电路，同时给出了所设计的片内带隙基准电路。本论文最终实现了一款12位4GSPS的八通道交织流水线ADC，基于TSMC65nm CMOS工艺，完成了电路设计和版图验证。12位4GSPS交织ADC的版图总面积为3.16×4.05mm2，后仿真结果显示，在输入信号频率约为20MHz、摆幅为1.6V条件下，所完成交织ADC的SNDR为64.52dB，有效位数为10.43位。