随着工艺尺寸不断减小及电子产品向多功能发展,SoC的规模持续增大。规模的扩大意味着有更多的业务模块对DDR进行读写访问,这就带来一个DDR带宽分配的问题。对于一个给定的DDR,其最大的带宽是一定的,如何达到DDR最大带宽及如何在有限带宽下合理分配带宽已成为影响整个SoC性能的关键因素之一。本文是在某型号显示芯片的架构下设计了DDR控制器三级仲裁电路。第一级仲裁电路,针对一个模块同时发出读写操作,提出并设计了先到先授权,同时到读授权的电路,电路同时对授权的操作请求附上QoS属性,包括优先级等参数;第二级仲裁电路,针对多个模块同时访问DDR资源的情况,提出并设计了以动态流量限制为基础的授权电路,既能保证每个模块能在一定时间内得到DDR响应,也能确保优先级高的模块得到快速响应;第三级仲裁电路,针对命令缓冲器里多条命令请求争用DDR的情况,提出并采用了以时限机制、效率优先机制、优先级调整机制等相结合的方法,既保障了优先级高的命令快速访问DDR,也尽可能最大化利用DDR带宽,同时也确保了优先级低的命令也能得到响应。本文的EDA验证平台是基于VMM验证方法使用system verilog验证语言进行搭建的,在这基础上,根据设计要点列出各功能验证点,创建测试用例、进行验证仿真并对仿真结果进行分析。从验证的结果上来看,设计达到预期的目标,能很好的调节业务模块对DDR的访问。