随着集成电路工艺的进步,器件尺寸和关键电荷等不断的减小,使得工作在各种辐射环境下的电子器件中的集成电路极易受到辐射的干扰,从而造成电子器件故障。研究表明,在空间环境下高能粒子引起的软错误已经是影响集成电路失效的最主要模式。尤其是在目前深亚微米、纳米时代,组合电路上的软错误成指数级增长,高能粒子入射可能同时对组合电路上两个或多个物理相连的节点产生影响,发生单粒子多瞬态效应(single event multiple transients,SEMT),由单粒子瞬态效应(single event transients,SET)和SEMT引起的组合电路上的软错误变得愈发不可忽视。目前,利用SPICE评估SET造成故障的方法,精度高,但由于仿真的时间过长,只适用于对规模小,结构单一的单路进行分析。与SPICE仿真相比,基于硬件的故障模拟评估方法具有速度快的特点,适合规模较大的电路进行软错误评估分析。目前对SEMT进行模拟评估的方法都只考虑了两个瞬态错误的情况,但已有研究表明三个及其以上的瞬态错误已不可忽视。本文在总结SET和SEMT在组合电路上的产生机理和传播特性的基础上,对组合电路软错误评估技术进行深入的研究,设计了基于FPGA模拟SET和SEMT的软错误评估系统。在进行SET和SEMT模拟评估时,针对标准单元库中的基本组合逻辑单元,在基于晶体管级的电路仿真工具HSPICE上添加瞬态电流源并进行电路仿真,预测瞬态脉冲宽度并给出不同沉积电荷能量和不同单元负载条件下,单粒子引起的基本组合逻辑单元上的瞬态脉冲宽度二维查找表,从而为基于FPGA的硬件模拟评估系统的搭建奠定了基础。考虑瞬态脉冲在电路中的传播特性以及错误瞬态脉冲的引入,利用量化延迟的方法建立延时屏蔽模型来模拟电路中存在的三种屏蔽效应和脉冲展宽效应,利用触发器扫描链的方式实现SET的脉冲注入。在SET注入模型的基础上,根据SEMT的故障位置特点,设计了一种适于SEMT硬件注入模型。考虑实际环境中的粒子入射具有的随机性,实现SET和SEMT硬件模拟评估系统的搭建。以基准电路为对象,对基于FPGA的模拟评估系统进行验证,随机生成测试向量并完成基准电路的SET和SEMT的FPGA模拟,和其他方法比较验证模拟方法的合理性。本文设计的基于FPGA模拟SET的软错误评估系统,对库文件中各功能的基本单元进行了脉宽预测,适合综合优化后的电路的软错误评估,并且便于得到各个节点的敏感信息度,可以为电路选择性加固提供帮助。设计的基于FPGA模拟SEMT的软错误评估系统,考虑了单粒子两个及两个以上瞬态引起的软错误,并且也能得到各个节点的敏感信息度,为电路选择性加固提供帮助。由于是基于FPGA硬件的,整个模拟分析过程有较快的速度。