论文部分内容阅读
NAND闪存存储器因其开创性的技术变革推动了整个集成电路产业的发展,但是其研发、制造与市场一直是被高度垄断,对于中国这个存储芯片消费大国来说,没有核心的自主研发能力,将会带来严重的国家安全问题。本论文基于4 bits/cell(16个数据区间)特性的3D(三维)QLC(Quad-Level-Cell,四层单元)NAND Flash(闪存)存储器的关键技术分别就以下几个方面展开了架构与芯片设计研究与探讨。(1)研究了NAND闪存存储单元工作原理和3D NAND闪存芯片的设计。包括:电荷捕获型(Charge Trap-CT)和浮栅型(Floating Gate-FG)NAND闪存结构、物理实现以及写/读/擦除操作的工作原理;SLC(单层单元,1 bit/cell)/MLC(多层单元,2bits/cell)/TLC(三层单元,3 bits/cell)NAND的芯片设计(电压设置、数据编码映射、不同写操作算法的实现等);在硅片垂直方向上实现三维堆叠多层的芯片设计,3D NAND立体结构分析,Z轴纵向上各层的设计,3D制造等。(2)研究了下一代3D QLC NAND的技术原理及其芯片设计。包括:基于4比特共16个电压区间、15个写电压和15个读判决电压的QLC技术特点;QLC NAND基本写操作算法(QLC-1)和读操作算法的工作原理和设计实现;基于1/2变化的格雷编码(Gray-1)所对应的16个电压区间和数据映射;基于4个页(page)数据存储的、不同写数据流程下的改进型写算法实现机制(QLC-2~QLC-5)。环绕3D柱体的芯片设计和垂直结构3D QLC NAND的写、读、擦除操作的实现;基于刻蚀技术下不同的3D制造工艺与实现;3D QLC NAND芯片的整体设计与制造等。(3)探讨了3D NAND的数据错误类型,针对QLC技术下不同的写算法(QLC-2~QLC-5)提出了改进型格雷码编码设计(Gray-2~Gray-5)。利用MATLAB建立4k bits/page的QLC NAND模型,引入不同的电压偏移,模仿产生数据错误,分析比较了不同的QLC写算法在使用不同的格雷编码映射后产生的数据错误率。针对不同的QLC写算法,使用相应的改进型Gray编码,可使QLC NAND所对应的四个页(page)中最大的数据错误率降低达25%以上,并可以使得各页的数据错误率更均衡。(4)基于软件解决方案或外围控制器设计应用中需要采用高效率的ECC算法来纠正错误数据,研究了在QLC NAND芯片设计中引入16位软比特数据读取机制。Low-Density-Parity-Check(LDPC–低密度奇偶校验码)由于检验矩阵的稀疏性和良好的纠错能力,适合于3D QLC NAND闪存在系统应用时的ECC纠错。本文针对LDPC置信传播(Belief Propagation-BP)的软判决译码算法,研究在3D QLC NAND芯片设计中引入生成软比特信息(soft-bit message)来提高译码效率。通过确定不同临界区域的数据错误概率的强弱情况及最大似然比率的分析,采用偏移读判决电压读取不同区域的0/1数值,并量化临界区域的相关似然比率(LLR),生成软比特信息,引入到BP译码中以提高译码效率。本文对四层单元QLC NAND闪存芯片在架构定义、功能设计、关键指令操作、制造等各方面做了较为详细地研究和探讨,尤其是QLC技术下改进型的写算法和与之相对应的改进型格雷码编码,以及提出的新的QLC NAND 4bits的数据映射将有助于QLC NAND Flash的设计实现,希望对本土NAND Flash技术的发展有所裨益。