SOI(Silicon On Insulator)器件及集成电路具有泄漏电流小、寄生电容小、功耗小、集成度高、抗辐射能力强等优点。高压SOI SPIC(Smart Power IC)是近几年国际上竞相发展的功率集成电路中的新领域。本课题所研究的局域电荷槽结构和复合结构高压SOI器件是高压SOI SPIC中的关键器件，是国防科技重点实验室基金试点项目。本课题进行高压SOI横向MOS器件的研究，是SOI SPIC研究的先期应用性工作，将为今后进行SOI SPIC的研究提供基础。本课题分析具有局域电荷槽结构的SOI LDMOS的纵向耐压机理，提出界面电荷耐压模型，这是迄今为止所见报道的高压SOI器件理想的新模型。该模型认为，将界面电荷Qs引入I层Si/SiO2的Si界面，根据电位移矢量的全连续性，界面电荷Qs越多，使I层内电场增加，直至SiO2的临界电场，从而提高纵向击穿电压Vb.v，很好得解决了器件的纵向耐压问题。并通过模拟结果和解析结果的比较验证了该模型的有效性。利用器件二维数值仿真软件MEDICI，详细研究局域电荷槽内的电荷分布和埋二氧化硅层的电场分布，以及埋二氧化硅厚度和槽宽对耐压的影响。进行工艺容差及正向特性分析。研究复合结构SOI LDMOS的反向特性。该结构器件在纵向借助局域电荷槽引入大量的界面电荷，以提高I层的电场，从而提高器件的纵向耐压；在横向用U型槽电极，该电极在反向时吸收部分电力线，改善电场的分布，同时可以增加漂移区的长度。这样，该复合结构不仅可突破普通高压SOI MOSFET器件的耐压极限，同时也可以使器件尺寸减少30%以上；是与国际水平同步的一项重要研究，对SOI器件及其功率集成电路的研发具有重要的意义。在理论分析、器件仿真和工艺模拟的基础上，进行大量的工艺实验研究，已摸索出一套制备局域电荷槽结构SOI材料的可行性方案。此外，设计具有局域电荷槽结构的SOI LDMOS器件的版图和工艺制备流程，并进行工艺制备。