随着芯片集成度的提高和芯片特征尺寸的缩小,在单个芯片中集成的核心数目已经越来越多。片上网络由于其扩展性好、通信带宽高等特点,已经成为目前片上多核系统核间主流互连方案。但随着芯片特征尺寸的持续缩减,片上网络的故障率受串扰、耦合、单粒子翻转等因素的影响而持续增加,因此片上网络的容错设计成为近年来一个重要的研究热点。由于容错设计将不可避免的引入各种开销,如何平衡可靠性和开销就成为了核间通信体制的研究重点。本文对片上网络链路上的瞬时故障进行研究,提出了一套基于跨层设计的高可靠性核间通信体制。该体制不但可以有效提升核间通信的可靠性,而且不会引入过多的面积和功耗开销。首先,本文对片上网络的故障种类、故障成因及故障建模展开研究,指出现有片上网络链路容错方法存在诸如开销大等方面的问题。针对这些问题,本文采用了更合理、更直观的比特故障模型来表征片上网络的链路故障,并以该模型为基础开展容错传输方案的研究和设计。其次,本文针对数据包的可达性问题,提出了一种基于跨层设计的包头高可靠检纠错方法,用于保护包头中的关键路由信息。该容错设计主要由路由器中的轻量级检错模块、网络接口中的纠错模块以及相关的控制逻辑三部分组成。其中,包头在数据链路层进行检错,然后在传输层采用译码单元进行纠错,从而为包头提供高可靠性,以保证数据包能够到达正确的目的地。随后,在数据包可达的基础上,本文分析了片上网络低开销高可靠的优化空间,对有效载荷进行低开销高可靠的容错设计。该设计采用(72,64)汉明码在传输层对有效载荷检错和纠错,实现纠正1比特随机错误并检测2比特差错的功能,以确保有效载荷的可靠性。在本文的最后使用ESYNET软件仿真平台以及Synopsys公司的EDA工具对上述容错设计进行仿真验证,对数据包到达率、数据包平均时延、功耗和面积开销等指标进行分析评估,并与其它常用传输机制进行对比。由实验结果可知,本文提出的传输方案在保证核间通信高可靠性的同时,减少了片上网络硬件资源开销和传输时间开销,实现片上性能和开销的良好平衡。