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随着集成电路朝着更小的工艺尺寸,更高及集成度发展时,辐射环境中的粒子入射的影响越来越严重。因为粒子入射造成的单粒子效应已经成为航空航天电路失效的最重要原因之一。工艺尺寸的缩减使得节点之间的间距减小,导致在单粒子轰击发生时,节点之间的电荷共享越来越明显,由此引发的多位翻转使得一些传统的抗辐射设计如加大器件之间的间距,保护环等防护方法失效。基于电荷共享和多位翻转的基础上提出的脉冲窄化效应,是一种新型的防辐射设计思路。本文基于90纳米和65纳米CMOS双阱工艺,研究了90纳米工艺下基于脉冲窄化的抗辐射版图设计方法,65纳米工艺下基础逻辑电路的版图设计方法,65纳米工艺下复合逻辑电路的版图设计方法,65纳米工艺下抗辐射电路版图设计方法。以此总结出脉冲窄化在版图设计中的应用条件与准则。主要内容如下:(1)通过TCAD软件进行90纳米工艺和65纳米工艺的三维器件建模仿真。在90纳米工艺下,通过设置不同的器件间距和不同的入射粒子LET值的实验。解释在大的器件间距或者小的入射粒子LET值的情况下,输出节点出现的双峰电压现象。基于脉冲窄化的工作原理,提出或门PMOS版图部分适用脉冲窄化的冗余器件设计方法,与门的NMOS版图部分适用冗余设计方法,提出最小间距设计方法和高LET值器件不敏感的观点。(2)对比或门PMOS部分在90纳米和65纳米的粒子入射实验结果。提出随着器件工艺尺寸的缩减,或门的PMOS部分使用传统版图即可抵御单粒子脉冲无需冗余设计。对比与门NMOS部分在90纳米和65纳米的粒子入射实验结果,提出随着器件工艺尺寸的缩减,与门的NMOS部分使用冗余设计的效果会越来越好。(3)在65纳米工艺,进行复合逻辑电路的三维模型仿真实验。对比逻辑等效电路替换和复合逻辑电路的冗余设计两种方法,证明冗余设计方法在设计的简易度和稳定性上更为优秀。应用脉冲窄化的设计方法的建议:1.复杂的逻辑电路表达式应该通过逻辑等效尽量转换成与门,或门的组合2.观察版图结构,不管在PMOS还是NMOS区域,器件结构出现为串联结构,即可通过冗余设计进行来加强脉冲窄化,抵御单粒子脉冲。最后,本文对脉冲窄化在更小的工艺尺寸的应用和NMOS器件的防护设计的研究方向进行展望。