基于高性能系统对系统复杂度、处理速度、功耗、功能多样化的要求，高性能的SoC 芯片成为IC 设计业发展的大势所趋。SoC 设计缩短了电路设计周期，降低了设计风险，但同时也带来了多方面的问题，例如测试数据量的急剧增加和测试应用时间的快速增长。在SoC测试中，内建自测试(BIST，Built-inSelf-test)方法是一种很好的解决方法。内建自测试是将全部测试资源转移到了芯片上，通过在芯片电路内部实现测试生成、测试施加、响应分析和测试控制结构，使电路进行自身测试，从而摆脱了对昂贵的自动测试设备的依赖，进一步可以大大降低测试成本。鉴于基于折叠计数器重播种方法是一种具有很高压缩率的BIST 方法，本文着重研究基于折叠计数器重播种方法的测试压缩问题。　　 本文分析了基于折叠计数器重播种的测试数据压缩方法，它们存在测试序列过多冗余的问题，以及测试方法应用在单扫描链上导致测试时间过长的问题，与目前测试领域多扫描链结构不兼容的问题，在实际应用中存在一些限制。　　 本文提出了一种基于自选择状态的折叠计数器BIST 方法。该方法是在折叠计数器的基础上，采用LFSR 编码折叠计数器种子并对折叠种子进行编码，再对折叠种子展开得到折叠状态序列，对有效的折叠状态序列进行记录下来并编码，通过电路综合工具对记录下来的折叠序列编码和种子编码进行综合得到选择电路，综合得到的电路可以自选择有效的折叠状态序列进行输出，从而实现了与原测试集相容的测试模式生成，该方法通过较小的硬件开销实现了较高的测试压缩率，并且过滤冗余的测试模式，节省了大量的测试时间。　　 为了解除基于折叠计数器重播种方案应用在单扫描链结构下的限制，本文提出了一种基于并行折叠计数器重播种的测试方法。该方法通过将扫描链划分为若干条长度为偶数且等长的的扫描链，利用LFSR和相移器的把折叠种子并行输出到本文设计的并行折叠控制电路上，实现折叠种子在多扫描链上同时翻转得到新的折叠状态序列。并行的折叠计数器方法不仅能够很好的与其他BIST方法相融合，而且能够大幅度降低测试时间，降低测试成本。