随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。采用硬件实现十进制算术运算正在成为趋势,硬件十进制乘法器也是国外一直关注的热点。论文对硬件实现并行十进制乘法的部分积产生、部分积压缩和最终积产生三个模块进行深入的分析与研究,设计了一种基于有符号基-10编码的16×16十进制位(digit)并行十进制乘法器。在十进制部分积产生模块,采用有符号基-10编码将部分积的数目减少一半,采用本文提出的推测性十进制加法器加速3倍被乘数倍数(3X)的产生。十进制部分积压缩模块采用由十进制3:2压缩器构成的压缩树将部分积压缩至两行,基于BCD-4221编码的1位十进制3:2压缩器包括一个4位二进制进位保留加法器和一个BCD-4221至BCD-5211的编码转换电路。利用BCD-4221编码的冗余特性对编码转换电路进行优化设计,降低压缩模块的复杂度及延迟。最终积产生模块采用本文提出的有条件推测性十进制加法器快速得到乘积。在分析二进制和十进制加法器结构的基础上,论文完成了推测性十进制加法器和有条件推测性十进制加法的优化设计。分析比较两种提出的十进制加法器的结构特点与性能,并将其应用于并行十进制乘法器的设计中。论文完成了并行十进制乘法器从整体结构到各个子模块的设计、可综合代码的编写、仿真综合等一系列工作。采用Verilog HDL完成所有设计,在Modelsim平台上进行功能仿真与验证,在Nangate 45nm CMOS标准工艺库下,用Design Compiler进行综合得出16×16-digit并行十进制乘法器的面积与延时数据。实验结果表明,本文设计的基于有符号基-10编码的16×16-digit并行十进制乘法器的性能得到有效的改善。