在多媒体及通讯领域,一般要涉及到大量的数据运算,比如:音视频处理中的离散余弦变换及逆变换、快速傅立叶变换、GSM通讯系统的编码/解码等,每秒钟都要进行百万次的数据运算,因此提高数据运算的速度具有重大的意义。饱和运算是数据运算中经常用到的一种操作,饱和乘加运算也是数据运算中最耗费时间的运算,因此高性能的饱和运算单元在多媒体处理及通讯类芯片中具有很重要的地位。本文介绍了一种24位x 24位+48位(饱和运算)单元(MAC)的设计,在本文设计的饱和MAC单元中,主要包括乘法器、加法器、饱和处理三部分设计。在乘法器的设计中,采用改进的booth算法(MBA)来减少部分积的数目,用由压缩器(compressor)组成的华莱士树(Wallace tree)将产生的部分积相加。为了进一步提高MAC单元的速度,本文将被加数作为乘法器的一个部分积参与到华莱士树阵列中完成乘加运算,采用分组的超前进位加法器作为乘法器的最终加法器。考虑到乘加运算过程中会发生溢出,增加了饱和检测和饱和值修正逻辑来进行饱和处理。饱和MAC单元采用SMIC 0.18 6层金属连线,全手工方式进行整个版图的设计,物理版图尺寸为:679.2μm x 132.5μm(0.0896平方毫米)。作为比较,本文还利用synopsys的DC工具综合了一个基于标准单元的饱和MAC单元。用nanosim+VCS协同仿真方法对电路进行仿真的结果表明,本文设计的饱和MAC单元最坏路径延迟为3.01ns,与基于标准单元的饱和MAC相比,速度提高了17.2%,面积节省了约43.5%,在相同测试激励条件下,功耗降低了14.7%。本文对饱和MAC单元进行了Verilog模型、时序模型和物理模型的建模,可以作为一个硬IP用于多媒体处理soc芯片中。