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电子信息行业中需要使用大量的数据存储单元,随着需求不断提高,存储器设备也不断地推陈出新、更新换代。发展到如今,DDR存储器以起高速、高效、低功耗的特点,逐渐取代了传统的存储器设备成为市场的主流。DDR3 SDRAM是DDR的第三代存储器,在继承了DDR基本功能的基础上,对性能做了更高的提升,能很好地满足PC系统和各种SOC系统的数据存储要求。存储器的性能是影响系统性能的关键因素,同时存储控制器的设计与使用决定了存储器性能实际的功效发挥。DDR3 SDRAM理论最高的传输速度可以达到1.6Gbps以上,但在用户的实际运用中,需要针对不同的用户逻辑进行时序控制,很难实现DDR存储器的高带宽利用。所以,设计一种针对用户接口,实现控制器的用户逻辑和控制逻辑速度匹配是DDR存储器性能得以实现的可靠保证。本文首先对DDR SDRAM发展背景进行了简要分析,研究了IBM的CoreConnect总线协议,同时对DDR、DDR2、DDR3的功能原理、工作特性进行了细致研究。在以上基础上,为实现SOC嵌入式数据传输系统的要求,以快速高效为目标,本文提出了一种具有CoreConnect总线接口的DDR3控制器设计方案,可以满足基本的传输要求。本方案介绍了DDR3控制器的基本功能结构,分析了各个模块的功能实现和设计方法,其中主要分析了数据通路传输和MC控制模块的功能实现方法。同时,在最初功能实现的基础上,更加深入地分析了缓冲接口模块,对用户接口进行设计优化,有效提高控制器的效率。最后对DDR3进行了全面系统的功能仿真验证,着重介绍了DDR3控制器的仿真验证方法,包括模块级验证和FPGA验证方法,搭建DDR3控制器的仿真验证平台,创建验证用例,对测试结果进行判断分析。