超大规模集成(VLSI)电路产品的开发流程主要包括设计、制造、测试和封装四个步骤。测试是芯片产品规模化生产的重要环节,其目标是检测制造工艺过程引起的电路故障。VLSI电路制造测试方法主要有基于ATE的外部测试、内建自测试(BIST)和基于测试资源划分(TRP)的优化测试。VLSI工艺与设计技术的进步使基于芯核的系统芯片(SoC)得到迅速发展。然而,测试数据量的膨胀和测试访问的复杂性,使测试成本大幅上升,SoC测试面临很大挑战。最小化测试应用时间可以降低SoC测试成本和测试功耗。优化TRP是降低SoC测试应用时间的主要技术,包括测试数据压缩(TDC)、可测性设计(DFT)和测试调度技术。本学位论文在综述近年来TRP技术相关领域国内外研究工作的基础上,以最小化SoC测试应用时间为目标,开展创新的SoC测试数据压缩、测试访问与应用结构优化技术研究。芯核测试链的平衡划分可以降低SoC测试应用时间和ATE存储开销。论文针对测试访问机制(TAM)约束的硬核测试链划分问题,提出了一种优化的求解方案。建议方案应用最大处理器时间(LPT)算法得到一个初始划分,结合迭代技术,从当前划分中选取长度差最大的二条测试链,应用所提出的最佳交换递减(BID)算法对其中一对单元实施最佳交换。将建议方案用于ITC’02基准电路典型芯核的测试链平衡划分。结果表明,与现有技术实验结果比较,采用本文技术可以生成更加平衡的芯核测试链划分,而且算法的收敛性好,计算时间适中。有效利用电路测试集中大量存在的无关位(x),可以提高测试数据压缩率。论文通过引入一种新颖的x位动态传播与回溯赋值策略,对基本的模式游程(PRL)编码技术进行扩展(EPRL)。在模式游程编码压缩过程中,通过模式异或运算将当前停止游走的参考模式中不再有用的无关位,传播到下一个参考模式,从而增加新的参考模式与后续待编码模式之间的编码相容概率,而这种x位动态传播策略的有效性,可以通过对已编码模式中x位的回溯赋值来确认。论文演示了建议策略在测试数据压缩中的应用。实验结果表明,与最近报道TDC技术相比,建议方案能有效改善测试数据压缩率,而相应的解压器电路很简单。在上述研究工作的基础上,论文提出了一种芯核联合的SoC测试数据压缩与应用方案。通过合并SoC的多个芯核测试集,进行统一的EPRL编码压缩,从而更充分地利用之前提出的无关位传播策略。同时,提出了一种可重配置的芯核联合扫描测试结构,配合芯核联合的测试数据压缩/解压技术,实现SoC多芯核的联合测试应用。实验将建议方案应用于ISCAS’89电路为芯核构成的学术SoC及典型ITC’02 SoC测试基准电路。结果表明,与现有的芯核独立测试压缩或应用方案相比,建议技术可以进一步改善测试数据压缩/解压缩效率,并通过减少测试中的冗余移位和捕获周期,有效降低SoC测试应用时间。由于芯核扫描单元对联合扫描链的分配相对集中,实施重配置需要的硬件开销也很低。