低功耗系统芯片设计现在逐渐成为物联网设备的核心,突发式的工作负荷与有限的电池容量是此类设备众所周知的特点。为了保证设备的工作周期,动态电压频率调节(Dynamic voltage and frequency scaling,以下简称DVFS)等低功耗技术成为此类系统芯片设计的关键技术之一。近十年来,随着芯片电源电压的不断降低,这些设备中的噪声容限变得非常紧缩。在DVFS或其他电源管理技术的运行过程中,巨大的电流伴随着电源的开关和频率的调节在极短的时间内涌进芯片的电源传输网络中,引起Ldi/dt噪声,从而给设备的电源分配系统带来极大的压力。精确的电源布线以及足够的去耦合电容布局通常是解决由电源管理技术引起的电源噪声问题的主要手段。然而,随着工艺节点的演进和更多电子设备向着移动端的过渡,以芯片面积以布线资源为代价来保证电源完整性的方法变得越来越困难。因此,本文首先对芯片的布局规划算法、片上去耦合电容的布置算法进行了讨论和研究,并建立了系统级模型对它们抑制此类电源噪声的效果进行了验证。基于实验结果,本文继续对此类方法中存在的优化可能进行了分析。考虑到芯片设计中面积资源和制造成本的限制,DVFS所引起的电源噪声还可以通过逐渐的增加或减少时钟的特定周期,对频率进行分步调节的方法来进行抑制。然而,此种方法在获得噪声下降的同时将不可避免地增加DVFS的过渡时间,同时也缺乏对噪声抑制效果的保证。因此在本文中,我们针对此问题提出了噪声感知的系统级规划技术,通过将问题构造为一个混合0/1线性规划问题,对DVFS的过渡过程进行了高效的系统级规划来抑制其过渡过程中引起的电压波动。对于相同目的,本文还将所提出的方法继续延伸到了对大量不同电路区域的门控操作中。仿真结果显示,对比传统方法,在电源状态的过渡阶段采用噪声感知的系统级规划能够在满足过渡时间约束的同时获得超过53%的电源噪声降幅并在功耗上取得15-17%的下降。因此,本文所提出的技术不仅在保证性能要求的同时优化了电源噪声,还为功耗上的优化提供了机会。最后,基于噪声感知的系统级规划在电源噪声抑制上的显著效果,本文进一步分析了在保证同样噪声抑制效果的情况下,使用系统级噪声规划能带来的片上去耦合电容需求量的有效减少,进而阐述所提方法在设计成本探索方面所提供的机会。