在当今的通信系统中，信息传输的有效性和可靠性十分重要，人们一般使用信道编码的方式来提高信息传输的可靠性。其中，卷积码是一种在移动通信系统以及深空通信中使用较多的信道编码方案，Viterbi译码算法是基于最大似然概率的卷积码译码算法。1967年Viterbi提出了最大似然译码，它对存储器级数较小的卷积码的译码很容易实现，且效率高、速度快。然而，维特比译码器的计算量、存储容量及功耗，会随约束长度K呈指数增长，这使得大约束长度的维特比译码器在数字通信中，尤其是移动设备、环保设备、手持设备等场合的应用受到很大的限制，功耗问题已成为制约维特比译码器在无线通信中进一步发展与应用的瓶颈。本文是针对卷积码约束度为7的Viterbi译码器的低功耗研究。就目前的工艺而言，器件的功耗主要来源于信号变化产生的动态功耗。本文的研究目标是在算法级以及寄存器传输级对Viterbi译码器进行低功耗设计，降低其动态功耗。针对低功耗，本文主要采取了以下几个措施：首先，对于幸存路径的存储模块本设计中选择乒乓模式，合理安排其读写顺序；其次，在路径度量的存储更新上采用了原位运算方法，节省了存储器的使用，继而节省了功耗；最后，在对各个模块的协调合作上采用了门控时钟的方法，在有些模块空闲时其使能信号无效，有效地降低了功耗。本文用从下至上的方法，先介绍各个模块的原理、功能，以及各自的设计方法，最后再将其集成为整个Viterbi译码器系统。本设计采用Verilog硬件描述语言进行设计，运用仿真及综合软件对设计进行仿真及综合，最后在FPGA开发平台上对整个系统设计进行验证。