航空航天、数字信号处理、实时语音图像和高精度计算等应用领域对浮点处理的要求越来越高,浮点运算单元(FPU, Floating-Point Unit)已经成为当代微处理器中一个至关重要的组成部分。浮点除法虽然在FPU中使用的频率较低,但对处理器整体性能有较大的影响,设计一种执行效率较高的浮点除法结构对处理器性能的提高有着很重要的意义。本论文主要完成高性能浮点除法单元的设计与验证,是微电子中心高性能浮点处理单元项目的重要组成部分,按照Top-down的现代IC设计方法,以实现64位双精度浮点数的除法运算为主,兼容32位单精度浮点数。本论文在IEEE-754浮点格式标准的基础上总结了单双精度格式和数据类型,分析了近现代处理器几种常用的算法,包括Newton-Raphson算法、Goldschmidt算法、可恢复数字迭代算法、不可恢复数字迭代算法和SRT算法。重点介绍了SRT-4算法的“迭代基的选择”、“余数产生部分”与“商选择函数”这三个关键部分,并对SRT-4算法的关键部分进行了优化,提出了基于优化后的SRT-4算法的改进方案,该方案符合IEEE-754浮点格式标准;随后提出实现除法单元的设计方案:将除法单元分为预处理、指数减、尾数除、规格化与舍入、异常处理和溢出判断与输出六个模块,采用自顶向下的数字集成电路设计方法,对各部分进行寄存器传输级的描述。在本设计中,实现了IEEE-754标准规定的4种舍入模式和5种异常情况,分别用改进的SRT-4、全并行基4和全并行基16这三种不同的算法实现了尾数除内核;最后通过搭建验证平台,采用大量激励对除法单元的功能进行验证,其功能完全正确;采用中芯国际SMIC 0.18μm CMOS工艺分别对三种除法单元进行综合,对验证结果和综合结果进行了分析,可以看出,基于SRT-4算法的除法单元延时最短且面积适中,速度可以达到500MHz以上,完全符合设计要求。除法单元是FPU中一个重要的组成部分,本设计的研究为生产具有自主产权的高性能嵌入式微处理器积累了经验。