随着集成电路的快速发展,锁相环作为提供高质量时钟的关键电路正扮演者越来越重要的角色。数字锁相环不仅具有数字电路可靠性高、成本低、面积小等的优点,且克服了模拟锁相环中存在的直流漂移、温漂和器件饱和等问题,因此数字锁相环得到了越来越多的应用。由于传统的全数字锁相环的时间数字转换电路量化误差较大、电路功耗较高、环路控制参数及自由振荡频率不能在线调节,针对这些问题,本文首先分析了全数字锁相环的工作原理,熟悉了各模块的类型及在锁相环中的作用;然后综合考虑上述问题后,提出一种基于高分辨率时间数字转换器的自适应全数字锁相环;最后完成了各模块及整体的功能仿真。该设计运用计数型和抽头延时线型两级结构的时间数字转换器对鉴相器的输出信号相位差进行量化,来提高精度,减小量化误差。为降低电路功耗,设计的相位检测电路通过判断重构信号与输入信号相位是否保持一致,适时地给出使能信号控制时间数字转换电路。采用的自适应控制器可以在输入信号发生突变时,通过鉴频电路鉴别输入信号的频率,从而给出环路滤波器的可预置数和数控振荡器的高位控制码,实现环路参数的可在线调节,进而快速锁定相位。本文基于Verilog HDL语言对本设计进行自顶向下的RTL建模及仿真,仿真结果证明,设计的全数字锁相环各个模块均符合功能要求,时间数字转换电路的量化误差控制在0.2ns之内。文章最后,将本设计与近期国内外相关基于时间数字转换器的全数字锁相环性能进行了对比,表明了该设计在量化精度和锁相速度上的优势。