脉冲压缩处理是脉冲压缩体制雷达信号处理系统的关键组成部分，目前雷达信号的脉冲压缩处理大都采用DSP或FPGA来实现，它们不仅成本高，而且越来越难以满足现代雷达信号系统的实时性要求。随着超大规模集成电路技术的飞速发展，单芯片上可集成的运算逻辑和存储单元大大增加，芯片的处理能力不断提高，完全可以满足雷达信号处理的实时性要求，而且雷达信号处理的单芯片集成在降低成本的同时也大大提高了整个系统的可靠性。因此，研究雷达信号处理的ASIC实现方法是必要且有价值的。本论文主要研究了雷达信号处理系统中脉冲压缩技术的ASIC实现方法。首先对线性调频信号的脉冲压缩算法进行了研究和分析；然后结合本论文的研究目标和设计要求，设计了一种基于数据分段处理的脉冲压缩处理方法，并针对这种处理方法提出了一种参数可配置的脉冲压缩ASIC实现结构，该处理方法和电路结构在保证数据处理能力的同时，也大大减小了电路的面积开销；最后采用结构化、模块化的设计方法完成了该脉冲压缩电路的RTL级设计。本论文中利用综合工具Design Compiler，基于SMIC CMOS0.25um标准单元库，完成了该脉冲压缩电路RTL代码的逻辑综合，在对综合结果进行了详细分析后，进一步优化了电路设计，使得电路性能大为提升。而后，根据所设计的脉冲压缩电路的特点，采用静态时序分析和形式验证相结合的验证方法，对综合后的脉冲压缩电路网表进行了验证，在保证网表验证完备性的前提下，大大提高了验证速度和效率。