随着集成电路可测性技术的发展,扫描链作为集成电路测试中最成功的技术之一,极大的提高了测试工程师对芯片的可控制性和可观测性。然而,意图以非破坏手段窃取芯片内部关键数据的攻击者,同样可以利用扫描链的可控性和可观察性来访问芯片内部状态,进而窃取加密芯片中的密钥等关键数据信息。为了解决密码芯片可测性与安全性之间的矛盾,国内外专家提出了许多安全扫描设计的方案。其中,部分扫描机制已经被运用于安全扫描设计中,即在对芯片进行扫描设计时,将芯片中含有密钥的寄存器从扫描链去除,以确保攻击者即便利用扫描链访问芯片内部状态,也无法从中直接窃取密钥。部分扫描机制虽然力图保证测试的安全性,但通常是以显著降低测试覆盖率为代价的。本文基于部分扫描提出了一种改进的安全扫描方案,在提高扫描安全性的同时,使得扫描覆盖率损失较小,具有提高安全和保障覆盖率的综合优势。本文的设计方案首先将含有敏感信息的寄存器从扫描链剔除,并将其组成一条新的隐藏扫描链,其次,通过设计一个有限状态机（FSM）来实现对隐藏扫描链SI的加密保护,该FSM比传统的FSM具有更高的随机性和安全性。还设计了一个安全片上比较电路来实现对隐藏扫描链的输出混淆,该结构主要由测试向量压缩模块、锁存链模块和响应比较模块三部分组成,测试向量压缩模块实现对隐藏扫描链的测试响应进行压缩,锁存链模块实现对黄金特征值的存储,响应比较模块将特征值进行比对并输出测试结果。为了更少的对隐藏扫描链赋值,本文提出了安全扫描链的测试向量生成策略,包括隐藏测试向量图构建、测试向量的重新排序和测试向量的重用等技术,这样,既可以减少测试成本,也可进一步加强隐藏扫描链的安全性。为了验证所提出方法的安全性和可行性,本文用C语言实现了安全新型有限状态机（FSM）的设计,并以AES密码电路为目标电路,实现安全扫描设计,之后对带有安全扫描结构的电路和普通扫描的电路分别进行逻辑综合和测试向量生成,最后使用Perl语言对测试向量进行排序处理,将其应用到带有安全扫描设计的电路进行测试,以实现与传统扫描一样的可测试性。实验分析表明,本文提出的安全扫描设计的硬件开销占AES（Advanced Encryption Standard）密码电路的1.12%,并且提供了和全扫描相同的测试覆盖率,减少了测试时间,不需要重新生成测试向量,是密码芯片的可测性与安全性之间一个综合性能较好的折衷方案。