日益复杂的深度神经网络模型使得其在嵌入式硬件和可穿戴设备等的部署过程中遇到“冯·诺依曼瓶颈”、“功耗墙”等诸多问题,严重限制了DNN处理器能效的提升。为了解决硬件资源受限与DNN高资源需求之间的矛盾,迫切需要一种新的计算方式来克服传统二进制计算的限制。随机计算电路具有更小面积、更低功耗、更短关键路径、更强容错能力以及更强位级并行能力的优势,因而在各种具有超低功耗和高容错需求的DNN的架构中展现出极高的应用潜力。然而与传统设计相比,由于处理随机比特流时固有的概率性和冗余性,基于SC实现的DNN加速器存在精度低、延迟大的问题,并且高的计算延迟往往会使得电路能耗高于传统设计。考虑到内积计算是神经网络模型中的核心计算,本文重点研究了针对内积计算单元的优化技术,试图获得计算精度、计算延迟和硬件性能的综合提升。本文从三个方面对神经网络的内积单元进行了设计与优化:首先选择了合适的随机编码方式与电路,采用Sobol序列作为随机数源,采用了双线SM方式实现有符号数据的随机编码;其次设计了能效更高的双线SM编码的随机缩放加法器TLSSA;随后,改进了多输入加法器阵列Ax PC,并结合TLSSA实现了25输入的内积单元设计。另外,本文还设计了简单的DCNN架构来测试内积单元的可行性。实验表明,在比特流长度一致的情况下,本文设计的TLSSA比传统的MUX缩放加法器的计算精度提高了21%;与NSSA相比,TLSSA的精度提高了99%,同时节省了27%的功耗和41%的面积,EPO减少了23%,TPA提高了69%。而改进的内积单元的计算精度与其他传统的基于与或门的架构相比提高了40倍,与双极型编码相比,精度提高了421倍;对比于传统Ax PC,本文提出的TLSSA-Ax PCMAC需要付出36%EPO增高和17.2%TPA损失的作为精度大幅提升的代价。而将本文优化设计的内积计算单元应用在Le Net-5架构中对MINIST数据集进行分类时,仅有0.33%的精度损失。