目前系统芯片(System on Chip , SOC)的设计逐渐成为国际超大规模集成电路的发展趋势和集成电路设计的主流。一个芯片上可以集成很多的复合模块,能够完成更加复杂的功能。SOC芯片中大量地运用预先设计好的IP模块来降低投产时间。芯片的规模和复杂度越来越高,这就对芯片测试提出了更高的要求,同时,大量已经验证的IP核嵌入到SOC后,原有的输入输出端口都会变得不可观测了。如何访问到集成后的IP芯核是对其和周围逻辑电路进行测试,是SOC系统测试的主要工作。如何设计一个SOC可测性结构,利用较短的时间完成SOC系统测试,进而缩短上市时间和降低测试成本,这是SOC测试必须要解决的关键问题。本文在深入研究IEEE 1500标准的基础上,根据ITC’02测试基准电路,建立系统芯片的结构测试模型。同时,运用软/硬件协同设计的思想进行SoC测试的软/硬件划分和设计,并且对TAM划分和IEEE std 1500外壳设计的优化进行了研究。根据测试需求设计并实现了基于IP芯核测试复用的SOC芯片级测试系统,以基准测试电路ITC’02中的SOC d695为测试对象进行测试。将SOC测试过程中的外壳接口设计以及互连电路选择进行硬实现,而测试调度和测试访问通过基于宏命令的软实现。从仿真结果和实验数据来看,测试系统的软硬件设计达到了预定的设计目标,提高了测试效率,降低了测试时间。对测试系统进一步完善后,就可以达到实用化的程度。