随着计算机科学与信息科学的高速发展，快速傅里叶变换（Fast Fourier Transform,FFT）的应用正越来越广，现阶段FFT处理器在吞吐率和运算精度方面的研究已经进入了相对成熟的阶段，如何降低其硬件设计的成本是近年来FFT研究的热点。近似计算是一种减少可容错应用硬件资源的有效方法，采用恰当的近似计算，在降低硬件成本的同时保证系统的吞吐率、精度，是FFT处理器今后发展的一个重要方向。　　为降低FFT处理器的硬件成本，本论文从近似乘法器、旋转因子精度补偿、加法器级联三个方面出发，提出了一种基于近似计算的FFT处理器设计方案。本文首先介绍了常见的FFT分解算法与硬件结构，通过对比分析确定了基本的FFT处理器架构。由于乘法器是FFT处理器中占用硬件成本较大的部分，减少FFT处理器中乘法器的面积和数量可以有效降低FFT处理器的成本，因此本文提出近似4-2压缩、二次截尾等方法设计近似乘法器，在损失精度较小的同时，有效减少了乘法器的硬件成本。其次，针对近似乘法器造成的误差，采用归一化最小方均（Normalized Least Mean Square,NLMS）算法设计旋转因子补偿机制，并优化了旋转因子的存储方案，同时降低了FFT处理器的面积和精度损失。本文根据有限字长效应，对流水线结构FFT处理器中的定点化加法器做了详细的误差分析，设计了FFT软件仿真平台，选取最优的加法器分布方案用于硬件设计。最后本论文综合以上优化方案，设计一种低成本的近似FFT处理器。　　本文制定了一种硬件设计的验证方案，对上述FFT处理器设计进行了现场可编程门阵列（Field-Programmable Gate Array,FPGA）验证，与软件仿真结果逐步对比，经过调试和分析，实验结果验证了本系统的有效性与可靠性。本文设计的3级流水SDF结构的512点FFT处理器，其Design Complier综合核面积为2.28mm2，计算精度为53.94dB，与采用常规计算的同类型设计相比，降低了15.24%的核面积，损失了1.69dB的计算精度。