AES(Advanced Encryption Standard)高级加密标准在2002年5月26日成为有效的标准，AES算法的研究已经成为了国内外的研究热点，并且该算法在信息安全领域中得到了广泛的应用。由于AES中密钥扩展部分的算法是公开的，所以子密钥之间是可相互推导的，本设计针对AES算法中的这一安全隐患，用Logistic映射产生一定长度的伪随机数，经过量化后用来作为改进型AES加密算法的密钥，提高了AES算法的安全性。AES是分组加密技术，算法中含有大量的线性和非线性运算，用FPGA来实现AES具有运行速度快、灵活、开发周期短等优点。所以本设计是在FPGA开发平台上实现的。在改进型AES算法的设计过程中，首先用matlab完成改进型AES加密算法的仿真，验证新加密算法的可行性。然后进行FPGA总体方案设计、以及各个模块的Verilog HDL编码实现。主要包括串口接收和发送模块、串并转换模块、控制模块、伪随机序列发生模块、加密模块、解密模块、并串转换模块等。