在高科技日新月异的今天，大规模集成电路的自动布局布线技术已经应用于计算机，半导体，通讯，航天，航空，消费电子和军用电子等诸多应用领域。世界著名的厂家均将此技术视为核心机密加以保护。在国内，掌握此技术的公司屈指可数，因此具有广大的市场前景。同时，目前大部分没有标准单元库的IC设计公司在对大规模集成电路自动布局布线的过程中，通常会面临两种头疼的选择：要么自主设计一套符合投片工厂技术的标准单元库，这样必须熟练掌握Cadence 或Synopsis公司多个建库工具，并且反复在其间调试，将耗费大量的人力和时间。要么寻找专用的、灵活的，针对特定设计技术的单元库与之相匹配，但是如果没有合适的合作伙伴，就会无功而返。本文主要研究使用Cadence 公司的SE（Silicon ensemble）、Ambit、Pearl、Verilog_XL等工具开展自动布局布线的工作，将前端设计好的Verilog或VHDL的原文件方便地转换成可应用于后端自动化的物理设计，并用Virtuoso_XL和ICC（IC-Craftsman）工具自主设计建立单元库，将版图编辑，布局，布线及验证集中在一个设计环境里，使设计者可以做任何自动布局布线需要的事情。大规模集成电路的自动布局布线技术技可能完成的设计和达到的性能如下：多引擎自动布局布线平台SEDSM支持多个优化布局引擎的应用，可以在深亚微米（最小尺寸<0.25μm）的领域进行复杂的，高性能的，多达6层金属互联的定制设计。提供2层库的兼容性，带有可选的自动模块布局功能，可提供极高的密度，可布通率和自动化程度并且大幅度提高布线速度。对于上百万门设计具有最优的可布性。可以对单个模块或整个芯片进行静态时序分析，确定出组合电路或时钟电路的关键路径，并进行SPICE处理，缩短了电路仿真的时间。可以采用混合晶体管和门级分析技术以满足精度和速度的双重要求。可以支持常见的使用模型和普通的数据库格式综合百万门片上系统设计。<WP=5>大规模集成电路自动布局布线技术定位于集成电路设计的物理设计过程、它可以调节设计的自动化级别、提供了对版图中关键元件进行手工设计的能力、从而既可以缩短设计的周期又能达到很好的性能。同时，可以根据客户的要求增加库的单元或者改变单元的形状，使设计者在一些独特的，具有苛刻要求的模拟，数字和混合信号IC设计中能得到显著的提高。另外，本文提出的设计在整个的设计任务中将结合连接性和约束以达到100%的LVS与DRC的正确性、参数化单元提供快速精确的器件的生成。还具有丰富的自动化及交互式特征、可支持数字及模拟设计风格。实践证明，我们设计的参数化单元同相应的布线器结合起来可以大大减少设计高质量版图所必须的时间。共同的约束语法可使设计者捕获自己的设计思想及通过分享别人的设计经验来提高产品的质量。除此之外，还能改善电路性能，加速上市时间。本文所描述的技术已经经过数字功放的投片试验，80C51的前后端接合，万年历电路的IP硬核复用等得到不同程度的验证，填补了西南在这方面的空白，对SOC的设计提出了有益的尝试。