射频无线通信中,传统的频率综合器基本上都是采用电荷泵锁相环来实现。然而,随着半导体工艺的发展,特征尺寸的减小,电压裕度、线性动态范围也随之不断缩小,模拟射频电路的设计难度随之不断增加。全数字锁相环(ADPLL)的思路随即被提出,其中时间-数字转换器(Time-to-Digital Converter, TDC)作为全数字锁相环中的分数相位检相器,为全数字锁相环的实现提供了可能性,高精度TDC的设计成为一个非常重要的研究课题。本文针对应用于3-5GHz宽带ADPLL系统中的高精度TDC,完成了从系统架构分析和设计,到混合信号电路设计,再到硬件实现及测试验证的整个流程。在系统分析与设计阶段,主要有以下创新点和成果：1.对宽带ADPLL系统的系统要求和基本特性进行了分析,建立环路的频率响应模型,并分析了TDC量化噪声对锁相环路系统输出噪声的贡献,计算出TDC的具体设计指标。2.根据TDC的具体设计指标,结合不同类型的TDC的结构特点和性能代价折中,确定了能够同时实现高精度和高覆盖范围的两级TDC结构。3.设计了包括基于反相器延迟链的整数部分TDC和基于数字自校准的时间放大器级联链的分数部分TDC。整数部分通过寄存器组对反相器延迟链中的延迟信号采样得到时间-数字转换的粗量化值。分数部分采用级联的数字自校准时间间隔放大器,将输入时间间隔逐级连续放大,通过判断电路产生所对应的(负)指数值。在电路设计阶段,主要有以下创新点和成果：优化整数部分TDC的电路结构和版图,插入时钟树驱动,提高精度、线性度和动态范围；设计一种亚稳态时间区间很窄的差分输入主从D Flip-Flop;设计一种增益可校准的高精度时间间隔放大器；设计时间放大器数字自校准环路和校准时序。采用差分两路反相器延迟链结构,对整数部分TDC进一步优化,提高精度和线性度,并流片验证。芯片在TSMC65nm CMOS工艺上实现,核心电压为1.0V,核心面积只有105μm乘以85μm。测试结果显示,在50MHz参考时钟工作频率下,TDC的最小精度为1.2ps,量化范围900ps,线性度INL/DNL分别为0.6LSB/0.3LSB,芯片的整体功耗为2mW,较好地满足了设计指标要求。