在现阶段中美“芯片战争”的时代背景下,对于我国的CMOS图像传感器厂商来说,当前正处于一个挑战与机遇并存的时代。锁相环（Phase Locked Loop,PLL）是图像传感器中必不可少的重要组成部分,PLL作为片内的时钟生成器,为CMOS图像传感器提供稳定的时钟信号,从而保证CMOS图像传感器的正常工作。通常采用的时钟生成器是传统的模拟电荷泵锁相环（Charge Pump Phase Locked Loop,CPPLL）。但是传统的CPPLL版图面积大,功耗较高,并且锁定时间较长。与传统CPPLL相比,全数字锁相环（All Digital Phase Locked Loop,ADPLL）的版图面积更小,价格更加低廉,便于工艺迁移,并且ADPLL更容易引入快速锁定算法,使得ADPLL成为当今时钟生成器设计架构的首选。尽管传统的基于ADPLL的时钟生成器具有高度的可重新配置性和良好的技术扩展性,但与基于CPPLL的解决方案相比,传统的基于ADPLL的时钟生成器的反馈路径上的功耗会增加,主要的功耗瓶颈是时间数字转换器（Time Digital Converter,TDC）,因为它在较高的输出频率环境下工作。新型的ADPLL体系结构通过数字时间转换器（Digital-to-Time Converter,DTC）应用于相位预测并对齐输入和输出时钟沿,可以完全以参考时钟速率进行相位检测。本文针对图像传感器中传统PLL存在的功耗、抖动、以及锁定时长等问题,提出了一种基于计数器架构的低功耗、低抖动、快速锁定的分数分频ADPLL设计方法。首先,采用动态调节锁定控制算法（Dynamic Adjustment Lock Control Algorithm,DALC）,通过有限状态机来动态切换ADPLL三种环路的状态,降低回路噪声,缩短锁定时间。其次,通过设计一个通用单元来实现DTC和TDC的集成,实现了DTC-TDC阵列的设计,通过可控复位晶体管将DTC功能与使用采样触发器的TDC功能相结合,这种选择可以提高DTC和TDC之间增益的匹配性,降低失配,从而降低抖动。最后,引入门时钟电路,降低分数环路的工作频率,从而降低分数环路功耗,简化了重定时钟的设计,明确了参考时钟与输出时钟的相位关系。完成整体设计后,基于180nm CMOS工艺的后端仿真表明,在1.8V电源电压下该ADPLL能够实现250MHz-2.8GHz范围的频率输出。当锁定频率为1.2GHz时,锁定时间为1.028μs,当偏移载波频率为1MHz时,相位噪声为-102.249d Bc/Hz,对相位噪声从1k Hz到100MHz进行积分,得到均方根抖动为1.7ps。