在国内外高校,与数字电路相关的课程,如《数字逻辑》、《计算机组成原理》等,已逐渐转向使用图形化硬件描述语言来进行电路设计,以Logisim和Digital这两款数字电路设计器、模拟器为主。但Logisim和Digital只能作为教学工具,它们只提供基本的逻辑组件构建一般的电路模型,而这并不能满足工业级CPU和算法电路的需求,无法设计大型、高效的电路。另外Logisim因其体系结构问题早已停止维护,而Digital中也没有针对测试验证阶段提供图形化支持,这将导致开发者不得不选择学习硬件描述语言。本文致力于研究图形化编程语言的技术路线,在Logisim硬件仿真语言和Digital硬件描述架构的基础上,探究如何添加图形化硬件描述语言的高级特性,以填补当前图形化硬件描述语言存在的空白。在此基础上,本文研究并实现了图形化硬件描述语言的IP封装方法和泛型模板,以及图形化Testbench。本文的目标是借助图形化硬件描述语言的高级特性实现面向工业级的电路设计,实现电路从设计到测试验证的图形化“零编程”开发。本文所做的研究工作具体如下:(1)芯片资源IP图形化封装引用。研究图形化硬件描述语言的IP封装引用方法:一是通过封装特定的IP使得图形化设计中可以嵌入FPGA芯片的硬件资源(PLL/存储器/外设),充分利用芯片的资源;二是通过External组件引用第三方Verilog代码,复用过往累积的庞大IP软核资源。(2)泛型模板实现。研究图形化硬件描述语言的泛型模式实现,创新性地将高级语言中的泛型概念引入到图形化编程语言中,为复杂算法电路(信号滤波、图像处理等)的迭代实现提供了一种更高效的设计模式。(3)图形化Testbench实现。研究图形化测试验证的实现,通过探究Google Blockly的源码与Verilog testbench的特点,实现图形化验证平台blockly TB;并进一步研究blockly TB特定于Verilog testbench的创新性实现,为电路测试验证阶段提供了图形化编程的解决方案。(4)开发具有图形化硬件描述语言高级特性的设计平台——Digiblock。Digiblock集成了泛型设计、图形化IP资源、RISC-V汇编仿真器RARS和图形化验证平台blockly TB,是一个可以满足工业级设计的图形化数字电路开发平台。