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流水线ADC能够在实现低功耗的同时,对转换速度和精度进行合理折衷,是高速高精度ADC领域的最佳选择。采样保持电路作为流水线ADC最前端的接口,其线性度和噪声性能制约着流水线ADC所能达到的最高性能。本文采用0.18μm,1.8V电源电压CMOS工艺设计了一种适用于16位100MSPS流水线ADC的采样保持电路。本文首先介绍了采样保持电路的基本原理和电路结构,详细分析了各种非理想因素对采样保持电路各模块性能的影响。然后针对电路误差产生原因,提出了改进的电路结构。采样保持电路采用了电容翻转式结构,充分利用其噪声和带宽的优势。设计了一种双栅压自举开关,通过提高开关管的栅源电压,提高了开关的噪声性能和线性度,SFDR提高了3.6d B,有效位数提高了0.5bit。针对采样保持电路对运放增益,带宽,摆率和线性度的要求,设计了一种高性能的两级运放,其中第一级采用折叠共源共栅带增益自举结构,利用交叉耦合反馈和源级电阻反馈提高了运放的线性度。为了保证采样保持电路在正常时序下工作,设计了两相不交叠时钟。为了优化运放的功耗,本文提出了一种开关电容动态偏置技术,在保证运放良好建立特性的基础上,优化运放在采样相的功耗,使运放的整体功耗降低了36%。使用Spectre对采样保持电路进行仿真,得到采样保持电路的无杂散动态范围SFDR为105.29d B,信噪失真比SNDR为96.85d B,有效位数为15.8bit,功耗为61m W。本文在采样保持电路设计和仿真的基础上,完成了采样保持电路版图的设计,充分考虑了差分电路的匹配性设计,采用了对称分布的版图结构,对高匹配模块居中摆放,对可能引入噪声的动态偏置电路和共模反馈电路偏外放置,对敏感而关键的输入对管进行噪声隔离。版图后仿真结果表明了版图设计的合理性。最后对流片后的流水线ADC进行了测试,得到SFDR为91.9d B,SNDR为74.2d B,有效位数为12.04bit,DNL最大值为±0.3LSB,INL最大值为±2.3LSB。测试结果反映了采样保持电路良好的线性度,满足流水线ADC对采样保持电路的要求。