近年来，随着集成电路工艺的进步以及集成电路技术在通讯应用领域的不断发展，微处理器和无线通讯设备的工作频率都越来越高，这就对数模信号的传输与转换提出了更高的要求，高速度、高精度数模转换器的设计也因而变得更具挑战性。针对这方面的需求，本论文研究并设计了一款高速度、高精度的数模转换器。首先，论文在理论分析和电路设计的基础上，重点研究了数模转换器DAC和带隙基准电路两部分关键内容。通过比较不同结构DAC的优缺点，结合设计指标要求，确定分段式电流舵结构。在综合考虑芯片的面积、电路的复杂程度、性能指标的优劣等各方面因素之后，使用5+4+5的分段结构可以实现单位电流源与二进制加权电流源的最优化组合。此外，本文从电路结构和版图两方面对影响DAC主要性能的各个关键因素进行了深入研究与讨论。其次，论文对DAC的前仿真、版图设计、物理验证(DRC／LVS)以及后仿真等方面进行了讨论。在Cadence ADE环境下采用SMIC 0.35μm CMOS工艺库完成了芯片的仿真工作，整个芯片面积为2.6×2.6mm~2。仿真结果表明，论文中设计的D／A转换器满足设计指标的要求，微分非线性误差DNL=±2.0LSB，积分非线性误差INL=±3.5LSB，当输入信号频率为24.6MHz、采样频率为130MSPS时，无杂散动态范围SFDR=78.2dB。最后，论文还指出D／A转换器有待完善的方面，为进一步的研究提供了方向。